[15] delay valid & data 관련질문

안녕하세요, 질문을 자주드리게되네요..ㅎㅎ 고생해주셔서 감사합니다. data_mover_bram 코드를 작성 중 마지막 부분에서 delay관련 코드가 나오는데요, CORE_DELAY=5기준,

1. 00000->00001->00011->00111->01111->11111
   : r_core_delay[4]를 ce_b1에 할당하므로, r_valid가 유지되는 채로 5cycle이 지나 b1에 clock이 인가되기 시작할 것입니다.

    

2. data를 delay시키는 코드 부분에서,
   if (|r_core_delay) r_core_data[0] <=mem_data;
   이므로, 1번에 제가 제시한 시퀀스 기준,
   r_core_delay=00001이 되고난 그 다음 clock 즉 r_core_delay=00010이 되는 clock에
   r_core_data[0]에 mem data가 쓰일 것이라고 생각이되는데, 틀린 생각인가요?

    

3. 만약 그것이 맞다면 이후 ->[1]->[2]->[3]->[4]
   와 같이 추가적으로 4cycle, 총 5cycle이 필요한데, r_core_delay 보다 한 사이클 늦게 5cycle이 시작되므로 최종적으로 delay를 미루는 시간보다 data가 한 사이클 늦게 밀릴 것이라고 코드해석이 되는데, 아마 당연히 제가 틀렸겠지요..?
   

   이 부분이 어떻게 동시에 싱크를 맞춰서 딜레이 되는 건지 궁금합니다. 감사합니다..