소개
안녕하세요. 설계독학의 맛비입니다.
현) Global Top10 Fabless 기업에서 HW IP 설계하고 있습니다.
반도체 설계관련 이야기들을 주제로 영상과 글을 쓰고 있습니다.
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강의
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- 설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
- 설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
- 설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
- 설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
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게시글
질문&답변
2024.11.16
wrapper, bitstream 오류
안녕하세요 🙂 화면 캡쳐가 가능하실까요? 글로만 봤을때는 잘 모르겠어요 ㅠ
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질문&답변
2024.11.16
[8장] Waiting for Trigger
안녕하세요 🙂 먼저.. Tool 은 거짓말을 하지 않는다.. 를 전제를 깔고 답변을 드릴께요.실제로 trigger 건 부분에 조건이 맞지 않았을 가능성실제로 신호에 값이 1이 나오지 않음.기존에 전달드렸던 코드를 그대로 사용하셨을까요?FPGA 보드는 어떤걸까요?정보를 더 주시면 다시 확인해볼께요.
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질문&답변
2024.11.13
cnn_core simulaiton
안녕하세요 🙂질문을 정확하게 이해하지 못했는데요.단지 high impedance(z) 혹은 x라면, AI 인턴의 답이 맞을 것 같아요.ps. 질문이 부끄러우신게 아니라면.. 답이달린 질문은 삭제는 하지 마셔요 ㅎㅎ즐공하세요!
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질문&답변
2024.11.13
protocol instance관련 질문입니다.
안녕하세요 🙂 (사진)현재 transaction 의 data phase 시작을 의미하는 것 같아요.추측입니다 ㅎㅎ 문서가 정확할 것 같아요.즐고하세요 🙂
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질문&답변
2024.11.11
zynq z7 10 parameter 크기
안녕하세요 🙂 커널은 3의 배수라서 건드리기 보다는 CO 를 줄이는게 직관적 일 것 같아요."CO = 4"옳고 그르다.. 의 문제는 아닌 것 같아서, parameter 를 조정해보시고, util 을 뽑아보시는게 좋을 것 같습니다.즐공하세요 🙂
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