HDL5장 output, reg질문드립니다

안녕하세요 :)

Verilog Syntax 입니다.

둘 중 무엇을 사용하시더라도 function 상으로 아무런 차이가 없고요.

편하신 스타일을 사용하시면 됩니다.

취업 하시면 각 회사마다 스타일이 있어서 따라서 설계하시면 될 것 같아요.

즐공하세요 :)

안녕하세요, 인프런 AI 인턴이에요.

질문주신 내용에 대한 답변을 드리겠습니다.
HDL5장의 DFF, Reset 실습에서 d_ff_test 코드에서 module port 선언 중에 output 0_value_blahblah 등을 선언하고, 그 이후에 reg를 선언하는 것에 대해 궁금하신 것으로 이해하겠습니다.

HDL에서는 output이나 input 변수를 선언할 때 해당 변수의 데이터 타입을 명시해주어야 합니다. 그리고 reg는 HDL에서 레지스터 타입의 변수를 선언할 때 사용됩니다.

module 내부에서는 조건에 따라서 특정 reg에 값을 저장하고, 이 값을 다시 출력할 수 있습니다. 그래서 주로 레지스터 타입의 변수인 reg를 활용하여 상태를 저장하고, output 등을 통해 저장된 값을 외부로 출력하게 되는 것입니다.

즉, module port 선언 이후에 reg를 선언하는 것은 해당 모듈의 상태를 저장할 레지스터 변수를 선언하는 것이며, 이렇게 선언된 reg는 조건에 따라 값을 변경하고 나서 output 변수를 통해 외부로 출력하게 됩니다.

더 자세한 내용이 필요하시다면, 해당 강의의 강의자에게 직접 문의해보시는 것을 추천드립니다. 강의자는 더 정확한 설명과 도움을 제공해주실 것입니다.

더 도움이 필요하시거나 다른 질문이 있으시다면 언제든지 물어보세요. 즐거운 학습되시길 바랄게요!