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질문 & 답변
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반도체
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해결 여부
해결됨
14장 pipeline 실습내용 power of 8 operation 그림 질문
23.09.11 09:08 작성 조회수 309
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안녕하십니까.
궁금한 사항이 있어서 이렇게 질문 남기게 되었습니다.
14장에 waveform 그림 관련 질문 사항입니다.
ff 이 3개 쓰였고, latency가 3cycle로
이해했는데, 그림은 2cycle만에 출력이 발생하는 것처럼
느껴져서 혼란이 조금 생겨서 죄송하지만 이렇게 질문을
남기게 되었습니다. 감사합니다.
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
[HDL 14장] HW 가속기의 비밀인 Pipeline 을 이해해보자 (실습편)
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설계독학맛비
지식공유자2023.09.12
안녕하세요 :)
말씀해주신게 맞습니다.
Testbench 때문에, 강의 만들 당시에 제가 착각을 했습니다. (waveform 보고 그리다가;;)
posedge 상에서, 3 cycle delay 가 맞습니다.
testbench 내에서, 53 번째 line 을 주석처리 해주시면 됩니다.
실제 waveform 에서 3 cycle 뒤에 출력이 발생합니다.
해당 내용은 강의 하단에 공유해 놓겠습니다.
즐공하세요 :)
답변 1