안녕하세요. 항상 좋은 강의 잘 수강하고 있습니다. CNN을 fpga에 올리는 강의를 따라서 진행하고 있는데 아래와 같이 uart 통신 결과가 출력됩니다.그래서 레퍼런스 문서들을 읽어보면서 이리저리 해보다 아래 사진의 파란색 부분을 qspi와 jtag를 연결하도록 하고나니 정상적으로 작동했습니다.그 후에 몇가지 실험을 해보니 fpga 프로그래밍을 하기 위해서는 sd와 qspi가 연결되어 있어야했고 실제 동작할 때는 qspi와 jtag 연결한 상태이어야만 했습니다. sd, sqpi, jtag에 대한 문서를 읽어봐도 제대로 이해가 가지 않아서 혹시 sd, qspi, jtag에 어떻게 연결하는지가 무엇을 의미하는지 알 수 있을까요?? 감사합니다.zybo z720을 사용하고 있고 강의 영상과 다른 점 없이 잘 진행되었는데 무엇이 문제인지 몰라 질문 드립니다. 감사합니다.

안녕하세요 맛비님!FPGA 10강을 수강하던 중 질문사항이 생겨 문의드립니다!보드에 설계를 올린 후 read 과정에서 reg0에 100MHz 값을 넣었기 때문에 reg0 만 read 하신걸로 알고있는데,실습을 따라하던 중, reg1,2,3 값이 궁금하여 read 해보았는데 아래와 같은 값을 읽어왔습니다.혹시 이 값들은 무엇을 의미하는건지, 아무것도 저장을 하지 않았다면 왜 reg1 에만 5라는 값이 저장되어있던건지 궁금합니다!

HDL 강좌를 듣고, FPGA 강좌도 듣는중인데, fpga 강좌는 리눅스 환경에서 진행할 수는 없는 걸까요?만들어 보니 프로젝트 에러가 발생하긴합니다.코드를 추가하여도 뜨진않네요..물론 윈도우에서는 되긴합니다.

안녕하세요.vivado 설치 이후 환경설정까지 완료했고 프로그램 실행이 잘 되는 것 까지 확인했습니다.테스트로 build 파일을 진행하니 다음과 같은 오류가 떠서 xvlog를 확인해봤는데 정상적으로 설치가 된 것 같습니다. 어떤 부분이 문제일까요?

- 사용하고 싶은 ST 보드명: NUCLEO-L4R5ZI- 사용하시는 컴파일러(stm32cubeide) 버젼: 1.11.0- 기타: 열심히 공부하면서 따라가겠습니다. 감사합니다

안녕하세요 맛비님!9장 axi 를 이용한 led점등 프로젝트를 수행하던 중 궁금한 점이 생겨 질문드립니다.제공해주신 코드가 1ns/1ps 의 timescale 을 가지는 것으로 확인하였는데,vitis terminal 을 통하여 넘긴 100,000,000 과 같은 수는 0.1s (==100,000,000ns) 이므로 0.1s 마다 깜빡거려야하는 것 아닌가요??기본적인 내용이지만 조금 헷갈려서 질문드립니다!

안녕하세요 맛비님.위 코드에서 read 용 FSM과, write 용 FSM을 구분하신 이유가 있을까요?c_state, n_state로 o_read, o_write를 구하는 방법과의 차이가 있을까요? (register를 더 사용해서)또 다른 이유가 있으시다면 말씀해주시면 감사하겠습니다!

안녕하세요 맛비님. [FPGA 22장] 프로젝트 Fully Connected Layer 설계 - 실습편 강의 중 질문사항이 생겨 문의드립니다.HW 가속기의 연산 시간은 BRAM 0에 input을 넣는 962 us + BRAM 1에 weight를 넣는 963 us + fc 연산 41.68 + 결과값 받아오기 0.88 us 여서 총 1968 us 라는 점 이해 잘 됐습니다. BRAM 0과 BRAM 1에 데이터를 넣는 과정은 순차적으로 (bram 0에 다 넣고, bram 1에 넣기 시작) 진행되는거라서 둘의 연산 시간을 더해주는 건가요? 그렇다면 두 연산을 병렬로 처리할 수는 없나요? HW 가속기의 장점은 병렬연산이 가능한 것인데, 혹시 AXI를 통해 PS에서 BRAM으로 데이터를 전송하는 과정들은 병렬 처리가 불가능한건지 궁금합니다. 전체 run의 수를 늘려서 output node의 수를 4개가 아닌 더 많이 생산할 수 있다고 배웠습니다. 이때 run을 1024번을 하여 output node를 4096개 만드는 경우, 맛비님께서 전체 HW 연산 시간에서 BRAM 0에 input을 넣는 시간인 962.46us는 배제해도 된다고 하셨습니다. (나머지 3개 연산 시간만 더하면 그게 전체 HW 연산 시간이라고 들었습니다.) 하지만 해당 부분을 배제하면 안되는 것 아닌가요? (혹시 1024번의 RUN을 실행하면 962.46us 너무 작은 숫자라 배제해도 된다는 뜻인건가요..?) 항상 좋은 강의 제작해주셔서 감사합니다. 새해 복 많이 받으세요!

[HDL 5장] D FlipFlop 과 Reset 실습에서,hierarchy를 보면 reg clk; 이랑 reg clk_enable; 을 AND gate로 연산자로 계산했는데, 코드에서 비트연산자 &가 아님 논리 연산자 &&를 상용한 이유를 알 수 있을까요?

안녕하세요 맛비님.26:25초에 weight의 개수에 대해서 질문드립니다.layer1에서 weight가 6개 (2*3) 쓰였고,layer2에서 weight가 6개 (3*2) 쓰였고,layer3에서 weight가 4개 (2:2) 쓰였으면,총 weight의 개수는 6+6+4 = 16개 아닌가요?어떻게 2*3*2*2 = 24개인지 질문드립니다. 감사합니다.

질문글은 환영합니다!!! 작성하시기 전에 다음을 확인 부탁드려요 :)============================================================================강의에서 다룬 내용들의 질문들을 부탁드립니다!! (강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요..개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.============================================================================회사에 ZC702 보드가 있길래 일단은 이 보드로 시도해보고 있습니다. 일전에 다른 수강생이 했던 질문을 참고하여 xdc파일은 설치한 상태이지만, 아직 정확한 포트 맵핑을 하지 않은 상태입니다.당연히 Bitstream에서는 오류가 발생했구요 ,, 일단 보드가 잘 작동하는지 확인해보고 싶어, Auto connect를 해봤는데 보드를 인식하지 못 하네요 ,,장치관리자에서는 보드가 연결됐다고 나와있습니다.원래 Bitstream이 끝나야만 Auto connect가 가능한걸까요 ??

안녕하세요 좋은 강의 잘 보고 있습니다.다름이 아니라 [FPGA 22장] 프로젝트 Fully Connected Layer 설계 - 실습편을 진행하던 도중아래 사진과 같이 vitis 상에서 에러가 발생하여 질문 드립니다.해당 과정을 수행하면위와 같은 에러가 나오는데 구글링을 해보아도 마땅한 해결방안을 찾지 못하겠습니다. 제가 사용하는 보드가 pynq-z2 보드인데 zybo 보드와 호완 가능한 것으로 알고 있습니다. 혹시 보드가 달라서 생기는 문제라면 개인적으로 해결해보겠습니다. 즐거운 연휴 보내세요.감사합니다. 

안녕하세요 맛비님제가 이쪽 (NPU) 관련 자료들을구글에서 참고해 독학을 하였습니다.맛비님 강의를 들어보니, 제가 그동안 찾았던 자료 중 틀린 부분이 몇 가지 보였습니다.그리고 놀라웠던 점이, 교육 자료 중 이미지, 개념 정리가 너무 완벽하게 되신 것이 놀랍습니다. (흐름...)아직 대학교 4학년 (많이 늦었지만..) 저도 나중에 어떤 것을 찾고 이해한 내용을 바탕으로 발표를 해야할텐데, 맛비님 강의의 교육자료의 출처가 어디인지 궁금합니다. (추천하시는 책 or 사이트가 있는지도 궁금합니다.) 그리고, 영어로 된 사이트가 더 신뢰하기 편한가요?저는 영어로 된 사이트보다 한국말로 된 사이트가 좋아서 참고했었는데, 생각보다 한국말로 된 블로그에서 틀린 점이 많았습니다.

https://github.com/dorssel/usbipd-win/releases 들어가서usbipd-win_[버전].msi를 설치한다. 제대로 설치 안됐을 수도 있어 파워셀상에서 한번 더 설치한다.winget install --interactive --exact dorssel.usbipd-win[출처: https://learn.microsoft.com/ko-kr/windows/wsl/connect-usb] 그리고 WSL상에서sudo apt install linux-tools-virtual hwdata sudo update-alternatives --install /usr/local/bin/usbip usbip `ls /usr/lib/linux-tools/*/usbip | tail -n1` 20[출처: https://choiseokwon.tistory.com/354] 전부 설치 완료되면 WSL은 일단 나가고 파워셀을 나갔다 다시 들어간다. 파워셀상에서usbipd list 하면이게 뜬다 맨 왼쪽 BUSID를 주목한다. 3-1에 Serial이라고 써져있는거 보니 이거를 WSL에 연결하면 될 것 같다. usbipd bind --force -b 3-13-1을 윈도우상에서 사용 중이면 연결이 안되기 때문에 bind명령을 통해 usbipd가 usb 장치를 먼저 점유하도록 한다. usbipd wsl attach -b 3-1attach 명령으로 3-1을 WSL에 연결한다. 제대로 연결 되었는지 확인하기 위해usbipd list맨 오른쪽에 STATE를 주목한다 Attached라고 써져있는 것을 보니 제대로 연결되었다 WSL에 다시 들어간다.lsusbBus 001 Device 002에 제대로 잡힌 것을 볼 수 있다. Vivado상에서 USB가 잡히는지 테스트 해본 결과Hardware manager에서 [사용자 계정]에서는 USB가 안 잡히고 루트계정에서만 USB가 잡힌다.그러므로 루트계정의 .bashrc도 수정해서 루트계정상에서 Vivado를 실행할 수 있도록 한다. su vi ~/.bashrcvi 에디터에 들어가서source /home/[사용자 계정]/tools/xilinx/Vivado/2022.2/settings64.sh  를 맨 밑에 추가해준다vivado실행하고 FPGA 1장의 예제로 테스트 해보았다.Vivado에서 제대로 잘 잡히는지 Zybo에 업로드가 잘 되는지도 확인해본다.잘 된다. 잘못된 정보 있으면 피드백 부탁드립니다. 감사합니다!

왠지 전부 최신버전으로 다시 설치하고 싶어 전부 삭제하고 재설치해보았습니다. 굵은 글씨는 제가 재설치하는 동안 시행착오를 거쳐 깨달은 것들입니다. 기본 작업1.    sudo passwd: root 계정의 비밀번호를 설정.우분투를 설치하고 커맨드창에서 설정한 비번은 사용자 계정의 비번임반드시 root 계정의 비번은 따로 또 설정해야됨 2.    ls -al: 현재 폴더 내의 파일 및 폴더 list 출력 3.    pwd: 현재 폴더 경로 확인. 4.    mkdir tools: 현재 폴더안에 "tools" 라는 폴더를 생성          Vivado를 설치할 경로임 5.    explorer.exe . : WSL의 파일시스템을 Windows 폴더로 open한후 설치파일 복사 6.    rm Xilinx_Unified_2020.2_1118_1232_Lin64.bin:Zone.Identifier: explorer.exe의 폴더로 파일을 복사하면 생기는 불필요 파일. 이를 삭제 7.    sudo apt-get updatesudo apt upgrade -y: 운영체제에서 사용 가능한 패키지들과 그 버전에 대한 정보를 업데이트하는 명령어 8.    sudo apt install gcc -y: gcc (c언어 컴파일러) 설치 9.    sudo apt install unzip -y: unzip 설치 10. sudo apt-get install libtinfo5 libncurses5 libxrender1 -ysudo apt install libncurses5-dev libncursesw5-dev -y          : Vivado 구동을 위한 library 설치 11. sudo apt-get install language-pack-en-base: 영어 언어팩이 설치가 안되어 있는 경우도 있음 그 경우 Vivado가 실행이 안됨 (이를 확인하는 방법: locale -a) 12. sudo apt-get install openjdk-18-jdk: 설치안하면 Vivado 설치 중 99%중에 java.lang.UnsatisfiedLinkError 이 에러가 일어나 설치가 강제로 취소되어 모든게 물거품이 됨 command line으로 Vivado 설치1.    su: root 계정으로 전환                반드시 root 계정으로 전환해야됨 안하면 앞으로 생성할 계정 토큰파일과 Config 파일이 이상한 경로에 저장됨 2.    ./Xilinx_Unified_2022.2_1014_8888_Lin64.bin -- -b AuthTokengen      : xilinx 계정 토큰 생성 3.    ./Xilinx_Unified_2022.2_1014_8888_Lin64.bin -- -b ConfigGen: config 파일 생성 4.    vi /root/.Xilinx/install_config.txt: 생성된 config 파일을 편집함.A.   WSL환경에서 USB연결을 자체적으로 지원하지 않기 때문에 WSL에서 FPGA에 Upload하는건 무리임 zynq7000빼고 [FPGA 보드 이름]: 1에서 1을 전부 0으로 만들어 줌(https://learn.microsoft.com/ko-kr/windows/wsl/connect-usb WSL으로 USB연결 가능하네요)(https://www.inflearn.com/questions/755388/wsl%EC%83%81%EC%97%90-usb%EC%97%B0%EA%B2%B0%ED%95%B4%EC%84%9C-fpga%EC%97%90-bitstream-upload-%ED%95%98%EB%8A%94-%EB%B2%95 제가 해봤습니다) B.    설치 경로를 /home/[사용자 계정]/tools/xilinx로 설정함앞글자를 대문자 X(Xilinx)로 설정하면 settings64.sh를 찾을 수 없다는 오류가 뜰거임 vivado install 시작./Xilinx_Unified_2022.2_1014_8888_Lin64.bin -- -a XilinxEULA,3rdPartyEULA -b Install  -c /root/.Xilinx/install_config.txt 설치 실패후 우분투 삭제하고 다시 설치하고 싶을 때1.    Ubuntu 22.04를 프로그램 추가/제거에서 제거하기2.    마이크로소프트 스토어에서 설치도중 오류가 발생하면 C:\Users\[사용자 계정]\AppData\Local\Packages에서CanonicalGroupLimited.Ubuntu22.04LTS로 시작하는 폴더를 파워셀에서 rd /s /q 명령어를 이용하여 강제 삭제 하면 됨 Vivado 설치가 완료되면1.    exit: root 계정 종료2.    vi ~/.bashrc: vi 에디터로 .bashrc를 열음맨 밑에서 (명령모드에서 shift + G 누르면 맨 하단으로 내려간 다음 입력모드로 전환)source /home/kiyoshi/tools/xilinx/Vivado/2022.2/settings64.sh 를 추가함A.   위 명령은 설치한 Vivado의 환경을 잡아주는 shell script (export 등)가 들어있음B.    .bashrc 파일: terminal open 시 자동으로 실행되는 명령어가 들어있음. 3.    logout: WSL에서 나간 다음 다시 WSL 실행해 보고 bash에러가 나는지 확인 4.    vivado: Vivado를 gui환경에서 실행해서 잘 설치 되었는지 확인 잘못된 정보 있으면 피드백 부탁드립니다. 감사합니다!

안녕하세요 맛비님해당 Code를 Schemetic을 했을 때 Flip Flop을 보고 의문이 생겼습니다.제가 알기로 D Flip Flop은 입력으로 CLK와 D(입력)를 받아 출력 Q 를 내보낸다고 알고 있습니다.하지만 schemetic을 띄웠을 때 위와 같이 Filp Flop에 CLK, D 뿐만이 아니라, RST가 붙은 경우도 있고, SET과 RST 둘 모두가 붙은 경우도 봤습니다. Q) SET or RST이 붙어있는 Flip Flop은 D F/F인가요? 아니면 J-K F/F인가요? (J = Set 역할, K = Reset 역할)D F/F에 게이트들이 추가적으로 붙은 D F/F인가요?J-K(S-R) F/F이 아니라면 이유가 무엇인지 궁금합니다. 감사합니다    

안녕하십니까현재 수업을 듣고있는 학생인데요.선생님 수업 실습중에 STM32CubeMX을 이용하여 STM32F405ZGT6의 코딩중에, 미들웨어 FreeRtos와 USB_Device가 같이 이용 하지 못하는건지 궁금합니다.Generate Code를 누르면 USB Device의 코드가 없어집니다. 

안녕하세요, 좋은 강의 감사합니다. 1. MAC을 늘렸을 때 더 빠르게 연산이 된다고 하시면서 M(CO)에 동그라미 치셨는데 MAC과 M의 관계에 대해 직관적으로 연관짓기가 어려워서 어떤 관계인지에 대해 질문드립니다. 그리고 MAC은 연산량이라고 이해했는데, 연산량이 늘면 성능이 더 안좋아지는 것이 아닌가요?! 질문드립니다!weight 개수를 CO+edge개수 라고 생각하면 될까요?HW 설계에서 나눗셈이 resource가 왜 많이 드는지 궁금합니다. 단순하게 생각해보면 소수점 처리 때문일까 싶은데, 어떤 컨셉인지 궁금해서 질문드립니다.알렉스넷처럼 batch가 2 이상인 모델은 병렬 연산을 요함으로 batch 1인 모델보다 많은 자원을 사용한다는 것이고, 이는 성능과 비용의 trade off 라고 이해하면 될까요?

안녕하세요 맛비님 고생많으십니다.맛비님께서 알려주신 코드는 위와 같으며, 위와 같이 설계할 경우 예를 들어c_state 가 A 일 때 output 이 B가 된다고 가정한다면,n_state가 A로 바뀌면 다음 clock에 c_state는 A가 됩니다. 이 때 바로 output이 B가 되지 않습니다. output은 그 다음 clock에 B가 c_state가 A가 됨을 알아차리고 B가 됩니다. 이렇게 Timing 적으로 출력값이 밀릴 바에 위 사진처럼 바꾸는 것은 어떨까요? (n_state를 없애는 겁니다) 위로 했을 때의 문제점과문제가 있다면 clock이 안밀리고 위 예시에서 n_state가 바뀔 때 output이 바뀌도록 설계하려면 어떻게 해야할까요?

안녕하세요 맛비님BRAM의 데이터를 Read할 때 Testbench에서 address를 1씩 증가시켜서 읽어보면 address와 read data가 동클락에 나오는 걸 방지하기 위해 r_valid로 1 cycle delay 시켜주는 것으로 이해했습니다. 하지만 주소를 생성하는 모듈 ((ex) address를 0부터 15까지 1씩 증가하면서 BRAM에 address를 보내주는 모듈) 과 BRAM을 연결해 Testbench에서 address를 1씩 증가시키지 않고 알아서 address를 BRAM으로 보내주어 시뮬레이션을 돌려보니,r_valid가 존재하지 않아도 read할 때 자동으로 1 cycle delay 미뤄줍니다. 이 이유를 혹시 아실까요?