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해당 코드 schemetic 질문
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안녕하세요 맛비님
해당 Code를 Schemetic을 했을 때 Flip Flop을 보고 의문이 생겼습니다.
제가 알기로 D Flip Flop은 입력으로 CLK와 D(입력)를 받아 출력 Q 를 내보낸다고 알고 있습니다.
하지만 schemetic을 띄웠을 때 위와 같이 Filp Flop에 CLK, D 뿐만이 아니라, RST가 붙은 경우도 있고, SET과 RST 둘 모두가 붙은 경우도 봤습니다.
Q) SET or RST이 붙어있는 Flip Flop은 D F/F인가요? 아니면 J-K F/F인가요? (J = Set 역할, K = Reset 역할)
D F/F에 게이트들이 추가적으로 붙은 D F/F인가요?
J-K(S-R) F/F이 아니라면 이유가 무엇인지 궁금합니다.
감사합니다
답변 1
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설계독학맛비
지식공유자
안녕하세요 :)
해당 질문은 답변드리기 애매하네요. (JK인지 D 인지.... 중요한지는 고민을 안해봐서 잘 모르겠습니다.)
Xilinx 내의 Reg 는 D F/F 으로 인지해도 무방합니다.
해당 내용은 Xilinx 의 공식 문서를 참고해서 해결 부탁드립니다.
즐공하세요 :)