FSM Code 질문입니다!

설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 15장] HW 의 동작을 제어하는 FSM 을 이해해보자. (이론편) - (원리만 깨달으면 자판기, 시계는 금방 설계합니다.)

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안녕하세요 맛비님 고생많으십니다.

맛비님께서 알려주신 코드는 위와 같으며, 위와 같이 설계할 경우

예를 들어

c_state 가 A 일 때 output 이 B가 된다고 가정한다면,

n_state가 A로 바뀌면 다음 clock에 c_state는 A가 됩니다. 이 때 바로 output이 B가 되지 않습니다. output은 그 다음 clock에 B가 c_state가 A가 됨을 알아차리고 B가 됩니다.

이렇게 Timing 적으로 출력값이 밀릴 바에

위 사진처럼 바꾸는 것은 어떨까요? (n_state를 없애는 겁니다)

답변 1

지식공유자

안녕하세요 :)

위로 했을 때의 문제점과
1. 동작여부는 잘 모르겠어요. 환경은 전부 드렸으니, 직접 확인해보시는 좋은 방법이 있습니다. :)
2. syntax error 같은데요..? c_state 를 blocking, non-blocking assign 둘다 사용하셨네요.
문제가 있다면 clock이 안밀리고 위 예시에서 n_state가 바뀔 때 output이 바뀌도록 설계하려면 어떻게 해야할까요?
1. n_state 를 보고 output 을 출력하면 됩니다.
2. ex. 하기 코드를 a -> b 로 수정. 그러면 n_state 에 맞춰서 output 이 출력될꺼에요.
  1. assign o_running = (c_state == S_RUN);
  2. assign o_running = (n_state == S_RUN);