안녕하세요 맛비님!코드 분석중에 궁금한 점이 있어서 연락드립니다. Top의 Sync FIFO 부분에 의문점이 생기는데요m_valid 신호는 WVALID, m_data 는 WDATA로 나가고 m_ready 신호는 WREADY 신호로 리셋이 걸리고 난 이후 1로 박혀있습니다.  그래서 RDMA 는 잘 동작하지만 WDMA의 AW channel에서 특정한 이유로 AWREADY신호를 아주 오랜시간 받지 못하게 된다면 AW channel에서 handshake가 일어나지 않지만 W channel에 handshake는 계속 일어 난다는 가정이 만들어 졌는데요.. 이렇게 되면 오작동하는게 아닌가 싶어서 여쭤봅니다.

안녕하세요 맛비님  CNN 강좌를 다 수강하고 FPGA 보드에 npu 시뮬레이션하라는 업무를 받았습니다. (랩실 업무)맛비님의 FPGA 보드는 Zynq z20 보드로 진행하는데 혹시 vcu118 보드나 zcu104 보드로 진행을 하면서 강의를 수강해도 상관없을까요?? Zynq UltraScale+ MPSoC ZCU104 Evaluation Kit AMD Virtex UltraScale+ FPGA VCU118 Evaluation Kit

안녕하세요 맛비님! 항상 양질의 강의 감사드립니다! 다름이 아니라 Lab2 exam 진행 중 c file 을 작성하고 make clean 후 다시 make 하고 돌렸을 때 위와 같이 문제가 발생했습니다.exam 뿐 아니라 solve 폴더에 있는 파일도 동일한 문제가 발생하는데 해결 방법이 있을까요? Q2) Kernel의 Dimension은 Input Feature Map의 Dimension과 상관이 있나요?Kernel이 3-D라고 한다면 각 Depth마다 Kernel 계수 등이 다를 것이라고 생각하는데 Input Feature Map이 채널이 1인 2-D지만 Kernel은 Depth가 2 이상인 3-D가 가능한지,반대로 Input Feature Map의 Ch이 2이상인 3-D지만 Kernel의 Depth가 1인 2-D가 될 수 있는지 궁금합니다! Q3) Kernel, Input Feature Map이 각각 다중 채널이라면 Convolution 연산을 할 때는 Input Feature Map(CH1) Conv Kernel(CH1)Input Feature Map(CH2) Conv Kernel(CH2)Input Feature Map(CH3) Conv Kernel(CH3) ..... 위와 같이 2D Conv 2D 연산으로 진행되나요?

안녕하세요 맛비님!강의를 이제 막 시작하려고 하는 설린이입니다. Xilinx 사의 Vivado Linux 22.2 버전을 다운받을 때 개인정보를 입력한 뒤에 정보를 제대로 입력하지 않았다는 오류가 지속적으로 뜨고 있습니다. Xilinx사에 문의는 하였는데 답장이 오지 않아 일주일 넘게 기다리고 있는 상황입니다.혹시 현업에서 이와 같은 문제가 발생하였을 때 해결방법이 있을까요?

Lab3 의 끝부분에서 보드를 연결하여 Vitis의 serial terminal로 동작을 확인하는 데 아래의 사진과 같이 나옵니다. 보드와 연결은 되는 것 같습니다.

IP Package를 하니까 아래의 사진과 같은 warning이 발생하였습니다. 프로젝트를 진행하는 것에 문제가 있을까요?   

안녕하세요 맛비님!너무 좋은 강의 잘 듣고있습니다.. 감사합니다. 강의를 듣다가 코드를 분석해보는 중 궁금한 점이 생겨서요.코드를 짜기 이전까지 어떤 과정이 이루어 지는지가 궁금합니다...예를들어스펙을 확인하고 파라미터 값이나 제약사항을 생각한다.알고리즘을 생각하고 Function을 지정한다.필요한 Register나 module을 생각한다.이에 필요한 Wire를 지정한다.Stage에 맞는 Diagram을 그린다.등등등 ...Verification...이런 과정이 궁금합니다 ㅜㅜ 맛비님 코드를 볼 때 마다 어떤 과정으로 이런 코드가 완성되었을까 너무 궁금해서 여쭤봅니다. 아직은 뉴비지만 플로우를 알게 된다면 설계를 할 때 생각정리에 큰 도움이 될거같아서요 ㅠㅠ

안녕하세요. 강의 잘 보고 있습니다.Mem copy IP의 연장선으로 dma와 axi lite를 이용한 모듈을 customize 시키고,이 Custom IP를 이용해서 XSA 파일을 만들고 VITIS에서 펌웨어를 만들었습니다.하지만, MAIN함수의 printf 구문이 동작하질 않네요ㅠㅠ (MEM copy IP 예제는 target board-zcu102에서 잘동작합니다 ㅠㅠ).어떤 것을 더 고려해야 할까요?? 구글링해서 tcl파일로 드라이버를 생성하여 xparameters.h , xil_io.h 와 같은 파일은 생성하였습니다.    

안녕하세요! SPI contoller ch.5 소스 코드에서 궁금한 점이 있어 질문 남깁니다.timing 규격상 sck_index 값이 48일 때 send -> done 로 transition이 일어난다고 알고 있는데요49까지 count 되는 경우에 delay 문제가 없는지 궁금합니다.감사합니다.

안녕하세요 맛비님!설계에 있어서 CDC문제나 metastable문제를 해결하는 것이 중요하다고 알고 있습니다.혹시 이 문제가 디버깅이 오래 걸리는 문제를 초래하기도 하나요? 디버깅 시간과 어떤 연관이 있는지 궁금합니다.디지털 설계에서 신뢰성을 높이기 위해 할 수 있는 방법은 어떤 것이 있을지 궁금합니다!칩설계를 하는 데 있어서, PPA가 중요하다고 알고 있는데 개발하는 제품, 도메인이 어떤 것이든 똑같이 적용되는 것일까요? 예를 들어 드론이나 무기에 들어가는 칩을 만들어도 PPA가 중요한지 궁금합니다. 사실, 질문이 다소 추상적인데... 제가 다니는 학교에 디지털 회로설계를 하시는 교수님이 없어서 맛비님 강의를 듣다가 찾아오게 되었습니다.. ㅠㅠ 답변 주시면 정말 감사하겠습니다.늘 좋은 강의 감사합니다.

17장의 core counter 설계에서 FSM을 작성할때S_RUN state에서 if -else 구문의 else 로 n_state = S_RUN을 넣고그 이유로 'RUN상태를 쭉 유지하기 위해 else를 하고 현재 상태를 input으로 넣는다, 이 부분이 빠지면 100을 줘도 100 cycle 동안 run을 유지하지 않는다. 일종의 버그다' 라고 하셨는데요.해당 부분이 잘 이해가 안가서 질문드릴 내용은 다음과 같습니다.카운터가 동작은 하는데 중간에 카운터가 오동작을 한다는 뜻인가요 ?(즉 카운팅을 하다가 중간에 카운팅이 되지 않는다는 뜻인지?)17장의 else를 위와 같은 이유(버그 방지)로 추가 하였다면, 왜 20장 BRAM Cotnroller FSM의 read/write state 에서는 else 구문을 사용하여 counter의 run 동작 버그 방지를 하지 않는지 궁금합니다. 같은 이유로 버그가 생길 수 있는거 아닌가요 ??

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요 맛비님 늘 많이 배우고 있습니다. 날이 급격하게 추워졌는데 감기 조심하시길 바랍니다 😃 다름이 아니라 이렇게 질문글을 남기게 된 건 버스 점유와 관련된 질문이 있어서인데요.아래 사진이 잘 보이실 지 모르겠는데, 하얀색 네모 박스로 쳐져있는 부분에서 READ, WRITE transaction이 일어난 것 같은데 이러면 버스 width를 64bit로 설정해둔 지금(chapter20) 버스의 점유 원칙(이런 말이 있나모르겠네요)? 이런 거에 위배되지 않나요? 강의에서 놓친 부분이 있다면 미리 죄송하다는 말씀 드립니다..ㅠ 그럼 답변 기다리겠습니다. 감사합니다.

안녕하세요 맛비님이번 영상도 잘 시청했습니다.지난번 build는 알려주신 것과 시즌 1을 참고하여 성공적으로 실행할 수 있었습니다.앞선 영상과 이번 영상을 들으면서 이해가 되지 않는 부분이 몇개 있어서 질문 남깁니다.generate 구문에서 ready만 w_s_ready → s_ready로 되고 s_valid와 data는 → w_s_valid와 w_s_data로 된다고 이해를 했는데두 구문 사이에 어떤 차이가 있는지 알 수 있을까요..? 맥락은 이해를 했지만 정확하게는 이해가 되지 않고 있습니다. <코드>assign w_s_valid = s_valid;assign s_ready = w_s_ready;assign w_s_data = s_data;추가로, FIFO_CMD_LENGTH가 FIFO에 들어오는 DATA의 입력인 거 같은데 용어가 비디에스...?라고 부르는게 맞을까요....항상 감사드리며..설계직으로 직무를 바꿀 수 있도록 열심히 따라가겠습니다. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 cora z7 07s 보드를 가지고 실습중인데요제가 갖고 있는 보드는 UART가 PS 부분에 연결되어있어 IO포트가 따로 없는데 어떻게 해야 하나요?  

안녕하세요 맛비님.시즌 1에 이어서, 시즌 2를 수강하는 수강생입니다.다름이 아니라 시즌 1 파일의 경우 unzip을 사용해서 압축도 풀고 ./build 코드를 통해 시뮬레이션을 잘 했었는데,환경을 그대로인 상태에 시즌 2 파일을 실행했더니-bash: ./build: Permission denied 라는 코드가 나오네요.시즌 1의 설치 환경 설정을 다시 봐도 이해가 되지 않는데...방법을 좀 여쭤볼 수 있을까요. tb 파일이나 DUT 파일은 잘 열립니다.확인 한번 부탁드리며.. 미리 감사드립니다.항상 수고하십니다.=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

Arty Z7-10 보드 사려고 하는데 맛비님 강의중에서 AI, AMBA 두 개 강의에 보드 사용할 수 있나요??

안녕하세요.FIFO 설계쪽 실습 파트를 보면서 간단하게 질문이 있습니다.FIFO 내부 데이터를 0 으로 만들어주는 reset 이 필요할까요?생각해보면 Write 가 수행되지 않는 부분은 Read 가 수행이 되지 않아야 정상적인 FIFO 동작인데 굳이 Reset 이 필요할까 생각이 들어서요구글링을 해보면 리셋을 사용한 코드들도 있고 사용하지 않은 코드들도 있어서상황에 따라 Reset 이 존재하지 않는 FIFO 와 Reset 이 존재하는 FIFO 를 나누는 것인지, 그렇다면 해당 상황은 어떠한 상황인지 궁금합니다!(개인적으로는 FIFO 도 결국 F/F 들로 이루어지기 때문에 Reset 이 없는 F/F 을 사용하는 편이 Area 측면이나... Reset pin 의 load 측면이나... 더 이득이지 않을까 하는 생각이 들어서요!)

안녕하세요 맛비님 강의 수강중 궁금한점이 생겨 질문드립니다제가 알기로 2진수 곱셈은 add->shift->add->shift-> ... 이런식으로 진행되서 연산의 속도가 느리다고 알고있었는데요 (나눗셈도 마찬가지)제가 전공시간에 cpu같은걸 설계할때는 위의 방식대로 add랑 shift를 번갈아가면서 곱셈을 구현했던 기억이 납니다그래서 power 8 결과가 입력을 넣은 후 한참 뒤에 나올거라고 생각했는데요강의에서 구현된 곱셈 회로는 곱셈의 연산시간?? 이 없는것같습니다 (3 cycle 딜레이는 D FF땜에 생긴것같구요)verilog에서 * operator를 사용하면 곱셈 전용 조합회로가 합성되는건가요? =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요, arty A7 보드가 너무 비싸 다른 보드로 공부하고 있는데요, 기존 FPGA 강의를 자사 보드를 이용해서 수강해도 상관없을까요??

 안녕하세요 맛비님!질문이 있습니다! 만약, 제가 구현하고 싶은 기능이 있는데...베릴로그 코드로 구현을 해서 이 코드가 맞는지 검증하고 싶다면?어떻게 확인해야 하는 건가요?검증을 위해 사용하는 언어 system verilog... 이런 거 말고.. 해당 기능을 위해 구현한 베릴로그 코드가 맞는지 확인하려면, 그냥 waveform을 보면 되나요?..파이썬 같은 언어로 예를 들면, 코드를 실행 시켰을 때 에러가 나면 그 코드가 틀렸다고 확인할 수 있는데베릴로그에서는 어떻게 확인하는지가 궁금합니다!답변 주시면 감사하겠습니다!