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설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)

[Lab2] 진행 중 질문드립니다!

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안녕하세요 맛비님! 항상 양질의 강의 감사드립니다! 다름이 아니라 Lab2 exam 진행 중 c file 을 작성하고 make clean 후 다시 make 하고 돌렸을 때 위와 같이 문제가 발생했습니다.
exam 뿐 아니라 solve 폴더에 있는 파일도 동일한 문제가 발생하는데 해결 방법이 있을까요?

Q2) Kernel의 Dimension은 Input Feature Map의 Dimension과 상관이 있나요?

Kernel이 3-D라고 한다면 각 Depth마다 Kernel 계수 등이 다를 것이라고 생각하는데 Input Feature Map이 채널이 1인 2-D지만 Kernel은 Depth가 2 이상인 3-D가 가능한지,

반대로 Input Feature Map의 Ch이 2이상인 3-D지만 Kernel의 Depth가 1인 2-D가 될 수 있는지 궁금합니다!

Q3) Kernel, Input Feature Map이 각각 다중 채널이라면 Convolution 연산을 할 때는

Input Feature Map(CH1) Conv Kernel(CH1)

Input Feature Map(CH2) Conv Kernel(CH2)

Input Feature Map(CH3) Conv Kernel(CH3) .....

위와 같이 2D Conv 2D 연산으로 진행되나요?

verilog-hdl fpga 임베디드 cnn

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설계독학맛비

지식공유자

안녕하세요 🙂

A1 ) c 코드를 열어서 보시면, file open 부분이 있을꺼에요.

여기에서 trace 라는 폴더에 file 을 생성하도록 되어있는데, 현재 trace 라는 폴더가 없기 때문에 발생한 문제입니다. 실행파일이 있는 폴더에 가셔서 다음 명령어로 폴더를 만드시고 다시 실행해보세요.

mkdir trace

A2) Kernel 의 dimension 은 input feature map 의 dimension 과는 무관하고, output feature map 의 dimension 을 결정하는데 관련이 있습니다.

즉 질문주신 내용은 input feature map 과 kernel 의 shape 이 같아야 하는가? 로 해석되고요. 제 의견은 달라도 됩니다. 즉, 예로 들어주신 case 모두 가능합니다.

A3) 연산 방법의 해석 문제로 해석되고요. 연산 방법은 다양하게 가져갈 수 있을 것 같아요.

질문자님께서는 multi dimension 을 2D 로 나누어서 표현하신 것 같은데, 1D 로도 분리 할 수 있겠죠?

즐공하세요 :)

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