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설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

[HDL 27장] Timing Closure에 강인한 Sync FIFO 설계 실습편 (Skid buffer + FIFO)

generate 구문 질문 있습니다.

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안녕하세요 맛비님

이번 영상도 잘 시청했습니다.

지난번 build는 알려주신 것과 시즌 1을 참고하여 성공적으로 실행할 수 있었습니다.

앞선 영상과 이번 영상을 들으면서 이해가 되지 않는 부분이 몇개 있어서 질문 남깁니다.

generate 구문에서 ready만 w_s_ready → s_ready로 되고 s_valid와 data는 → w_s_valid와 w_s_data로 된다고 이해를 했는데

두 구문 사이에 어떤 차이가 있는지 알 수 있을까요..? 맥락은 이해를 했지만 정확하게는 이해가 되지 않고 있습니다.

<코드>

assign w_s_valid = s_valid;

assign s_ready = w_s_ready;

assign w_s_data = s_data;

추가로, FIFO_CMD_LENGTH가 FIFO에 들어오는 DATA의 입력인 거 같은데 용어가 비디에스...?라고 부르는게 맞을까요....

항상 감사드리며..

설계직으로 직무를 바꿀 수 있도록 열심히 따라가겠습니다.

 

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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

  1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

  2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

    1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

  3. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)

    1. 서로 예의를 지키며 존중하는 문화를 만들어가요.

    2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )

  4. 먼저 유사한 질문이 있었는지 검색해보세요.

  5. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

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답변 1

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안녕하세요 김수호님, 인프런 AI 인턴이에요.

generate 구문에서 “ready”만 “w_s_ready”로 변경되고, “s_valid”와 “data”는 “w_s_valid”와 “w_s_data”로 변경된다고 이해하셨다면 정확히 이해하셨습니다.

“w_s_ready”는 w_s_valid와 함께 사용되는 신호로써, 데이터가 유효하다는 신호와 함께 레디 상태인지를 나타냅니다.

예를 들어, 데이터가 유효하지 않다면 “w_s_valid”는 0이고 이 경우 “w_s_ready”도 0이 됩니다. 그러나 데이터가 유효하고 레디 상태라면 “w_s_valid”는 1이 되고 “w_s_ready”는 1로 유지됩니다.

따라서 “w_s_ready”는 데이터가 처리될 준비가 되었는지를 나타내는 신호라고 볼 수 있습니다.

또한, “FIFO_CMD_LENGTH”는 FIFO의 입력으로 사용되는 데이터의 길이를 나타냅니다. 일반적으로 강의에서 사용된 것처럼 “FIFO_CMD_LENGTH”는 데이터 입력에 대한 용어로 사용되는 것으로 보입니다.

더 궁금한 사항이 있으시면 언제든지 질문해주세요. 감사합니다!

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친절한 답변 감사드립니다.

제가 이해력이 낮은건지...

아직 이해가 되지 않아서 질문 남깁니다.... ㅠ

assign w_s_valid = s_valid;

assign s_ready = w_s_ready;

assign w_s_data = s_data;

에서 아래 구문

assign w_s_ready = s_ready; 이 아닌 이유를 한번 더 설명해주시면 감사드리겠습니다. 😅

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