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설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
[AI HW Lab3] CNN Verilog HDL Practice 4 (FPGA)
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IP Package를 하니까 아래의 사진과 같은 warning이 발생하였습니다. 프로젝트를 진행하는 것에 문제가 있을까요?
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안녕하세요 🙂
해당 IP 에 freq 가 얼마가 들어올지 정해주는 과정 같은데요.
문제될 부분은 없다고 생각됩니다.
IP 를 엮으면서 Clock Freq 를 입력해주는 과정이 있어요.
즐공하세요 🙂