묻고 답해요
141만명의 커뮤니티!! 함께 토론해봐요.
인프런 TOP Writers
-
해결됨[임베디드 입문용] 임베디드 개발은 실제로 이렇게 해요.
프로브 연결 터미널이 없습니다.
<온도센서를 붙여보자 1> 강의 4:10 부분 "Plugable Terminal" 모듈이 구매한 고추 건조기 세트에 없습니다. 혹시 따로 구비해야 하나요?
-
미해결FreeRTOS 프로그래밍
FreeRTOS 사용시 us 단위의 측정이 가능한가요?
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요? 기존에 STM32F405를 사용하여 함수의 수행시간을 측정할때 us 단위의 측정이 가능했습니다. 사용 클럭은 168MHz이고, SysTick->LOAD 레지스터에 168값을 넣으면 168번 카운트가 들어갈때마다 SysTick 인터럽트가 발생해서 1us 주기의 측정이 가능했습니다. 그런데 FreeRTOS를 사용할때 보면 FreeRTOSconfig.h에서 configTICK_RATE_HZ 에 1000 디폴트값으로 사용하는 것을 확인했습니다. 1KHz 주기이므로, 1ms단위의 측정이 가능합니다. 이값을 1MHz까지 올리게되면 FreeRTOS 디버그 모드에서 동작을 하지 않더군요. FreeRTOS가 올라가면 1us단위의 측정이 불가능한가요?
-
해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Vitis Classic 2023.2 기준 data 값 비정상 출력 해결 방법
data가 위 사진처럼 비정상적으로 출력 되는 경우main_lab8_rev_2022_1.c 에서 MYIP_BASE_ADDR로 정의한 XPAR_PS7_PMU_0_S_AXI_BASEADDR을 xparameters.h에서 찾습니다.그럼 다음과 같은 값으로 정의되어 있는 것을 찾으실 수 있는데, 이 값을 vivado의 Adress Editor의 Master Base Address의 값과 일치시켜 줍니다.그 후에 xparameters.h를 저장하고 Build Project, Launch Hardware를 하시면 data가 정상적으로 출력되는 것을 확인하실 수 있습니다.
-
해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
[4장]Vitis 부분 질문
xsa파일을 올리고 next를 누르면 이 그림 처럼 안뜨고 빈파일로 보이는데 어떤 문제가 있는걸까요..?1장에서 시계 만들 때는 아무 문제 없었는데..
-
미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
RDMA 설계 질문
맛비님 안녕하세요, 항상 바쁘신데 감사드립니다 !! 오늘 질문은 RDMA 관련 코드입니다.RDMA 설계시 맛비님께서는 Byte 단위 처리가 아닌 한 사이클(8Byte)당 처리 방식으로 설계 하셨습니다. 그 예시로r_num_total_stream_hs <= r_transfer_byte >> AXI_DATA_SHIFT; 아래 코드와 같이 3bit 비트 이동 연산은 곧 2^3=8 만큼 나눈것이기 때문에 이해가 어렵지 않았습니다. 하지만 이해가 가지 않는 부분은 아래 코드 입니다.wire [12-AXI_DATA_SHIFT:0] last_addr_in_burst = (w_m_axi_gmem_ARADDR[11:AXI_DATA_SHIFT] + init_burst_len); 위의 hs의 수를 구하는 것은 말 그대로 크기에 대한 나누기 이기 때문에 적용이 문제가 없을 것이라고 생각합니다. 하지만 w_m_axi_gmem_ARADDR은 우리가 실제 AR Channel을 통해 보내줄 Physical address이므로 이것을 임의로 하위 3bit을 자르는 것이 가능한지 이해가 가질 않습니다.ex ) 13'b1111_1111_1111_0000 13'b1111_1111_1111_0011위의 두 개는 다른 값이지만 , 하위 3bit을 자르면 같은 값이 되기 때문입니다. 코드를 다시 들여봐도 이해가 가지 않아 죄송합니다...오늘도 좋은 하루 되세요.=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
Matbi watch 초반 문제 질문..
여기서 3번 4번이 헷갈립니다. 애매하게 개념이 잡혀있긴 했었는데 counter 부분을 다시 여러번 들어도 확실하게 개념이 잡히지 않네요..아래는 제가 편의상 2Hz로 바꿔서 생각해본 논리입니다. 혹시 어디가 잘못된 걸까요..? Q31초동안 2사이클이 입력됨, 2사이클 = +2따라서 0+2 =2Q41초가 지난 시점 = 2사이클이 지남. 1사이클당 1씩 증가하기에 2사이클이 지나면 +2가 돼야함.따라서 0+2 = 2.. 이 사진은 제가 대충 그려본 timing diagram입니다.. Q3, Q4번 설명 부탁드려도 될까요??
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
[HDL 2장] 커서 옮기는 법
여기서 오른쪽으로 커서 어떻게 옮기나요?.. 구글링해도 잘 모르겠네요 ㅠㅠ
-
미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
for문 사용에 대한 질문이 있습니다!
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요 맛비님!대학교의 verilog 수업 중 모듈을 설계할 때는for문을 사용하지 말라고 배우고연구실 선배들도 테스트벤치가 아닌 모듈을 설계할 때는for문을 사용하지 말라고하셔서항상 안써왔는데맛비님의 FIFO 코드를 공부하다 register 초기화할 때for문을 이용하여 초기화하는 것을 보고어떤 상황에서는 사용해도되고,어떤 상황에 사용하면 안되는지 자세하게 알고 싶습니다!
-
미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
NPU architecture 관련 질문
안녕하세요좋은 강의 감사히 잘 듣고 있습니다.하나 궁금한게 DNN에는 많은 알고리즘들이 있는데 NPU 설계시 어떻게 architecture를 보통 잡나요?MAC을 무수히 깔아두고 SW가 알아서 여러 알고리즘을 돌릴수 있게 해줄수도 있겠지만분명 특정 알고리즘에 특화해서 HW architecture 부터 잡을 수도 있지 않을까 생각이 됩니다.해당 chip이 쓰일 application에 맞게 몇개 알고리즘에 좀더 특화해서 설계를 하나요?적다 보니 전자는 GPU, 후자는 NPU 일수도 있겠다는 생각이 듭니다. 모델 경량화 기법들을 강의에서 소개해주셨는데 이런 부분들을 위해 HW에서 지원해야 하는 점이 있는지도 궁금합니다.
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
BRAM 강의 질문있습니다!
질문 1. 실습편에서 simple_bram_ctrl.v 에서 맨 마지막 코드에 // 1 cycle latency to sync mem outputalways @(posedge clk or negedge reset_n) begin if(!reset_n) begin r_valid <= 0; end else begin r_valid <= o_read; // read data endend라는 코드가 있는데 이 코드가 어째서 1 cycle 뒤로 미루는 코드인지 이해가 잘 안 가네요.. fsm에서도 비슷한 코드가 있었는데 'done상태에서 외부 신호를 기다리지 않고 한 사이클 뒤에 idle 상태로 넘어간다' 라고 말씀하신적이 있거든요어째서 그런건지 이해가 잘 안가서.. 설명 부탁드려도 될까요! 그리고 그럼 일반화 해서 한 사이클 뒤로 미루기 위해선 저런 형태의 코드를 사용하면 될까요? 질문 2. BRAM 시뮬레이션 부분을 보면 q0부분이 실제로 한사이클 뒤로 밀려서 나오는데 이건 실제로 메모리를 사용해서 한 사이클 밀려서 나온 건가요?아니면 맛비님께서 latency를 보여주시기 위해 한 사이클 뒤로 미루신 건가요? 제가 찾아보기엔 임의로 한 사이클 미룬 코드는 보이지 않는데.. 궁금합니다! 그리고 만약 메모리를 사용하였기에 한 사이클이 미뤄져 q0가 출력된 거라면 현업에서는 한사이클 미뤄질지 두 사이클 미뤄질지 어떻게 아나요..?이것도 말씀하신대로 메모리 관련 문서를 보고 판단해야하는 건가요?미뤄지는 사이클에 따라 valid 신호를 주어야할텐데 그에 맞춰서 valid 신호를 주는 방법이 있나요?
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
step3 source추가에서 오류가 있습니다
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요 맛비님 xilinx vivado 설치 영상중 step3 과정중 source 추가를 하는 과정중에 error가 떠서 글을 쓰게 되었습니다. xilinx 버전은 동영상과 같은 2022.2 다운 받고 source ./tools/Xilinx/Vivado/2022.2/settings64.sh 로 명령어를 바꾸어 입력해보았지만 error가 나옵니다.혹시 몰라 자동 source 과정도 해보았지만 vivado는 실행되지 않았습니다 ㅜㅜ
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
맛비님 안녕하세요!
맛비님 안녕하세요!강의 관련 질문은 아니라서 많이 조심스럽지만..물어볼 데가 없어서 맛비님께 질문드리게 되었습니다..!혹시 부담스러우시다면 답변 안해주셔도 괜찮습니다!!제가 연구실에서 나오게 되면서 하드웨어 설계 공부를 위해 데스크탑이나 노트북을 새로 사려고 하는데요...!이 쪽으로는 완전 문외한이라서.. 여쭤보게 되었습니다!램 16기가, 인텔 i7외에 추가적으로 필요한 스펙이 있을까요?!...제가 기존에 맥북 프로를 가지고 있는데 맥 환경에서는 개발이 많이 어렵더라구요...!답변 주신다면 정말 감사하겠습니다!=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
permission error
수업자료를 unzip 하려니 permission error가나서 root 계정에서 압축을 풀었습니다. 강의영상처럼 user 계정으로 다시 접속해서 ./build 하려니 이렇게 오류가 납니다ㅠㅠ그래서 다시 root 계정에서 ./build 하니까 이렇게 나오는데 어떤 문제로 빌드가 되지않는건가요?? 도와주세요vivado 실행은 잘 됩니다! =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
-
미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
Exclusive access
맛비님 안녕하세요 !Atomic access에서 exclusive access 관련 질문을 드리고 싶습니다. exclusive access를 설명해주실 때 2개의 Master가 같은 Address에 접근하는 예시로 주셨습니다. 3번째 transaction에서 M0, M1 Master 중 M0가 Write를 같은 address에 동작한다고 할때 Monitoring Hardware안에 내용들이 다 지워져서 4번째 transaction에서 failure 일어난다고 말씀해주셨습니다.Monitoring Hardware안에 내용들이 지워진다 라는 부분이 이해가 가지 않습니다.좋 =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
-
미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
AXI4-Lite ARREDY, RVALID 신호에 대하여
맛비님 안녕하세요 ! 복습 중 궁금한 사항이 생겨 글 남기게 되었습니다. AXI4-Lite Read Transaction 설계를 위해서 assign ARREADY = (rstate == RDIDLE);신호를 배웠습니다.이렇게 신호를 할당한 이유는 Channel의 종속성 피하기를 이유로 설명해주셨습니다. 하지만 이렇게 된다면 RDIDLE 상태 일때, 항상 ARREADY가 '1'로 Set 되어버립니다. 이러면 실제로 slave 쪽이 ready가 되지 않은 상태에서도 ARREADY == 1이 된다고 생각했습니다. 정리하자면 AXI라는 문서를 보고 저희가 설계하는 것이기 때문에, 혹시나 모를 SLAVE가 READY가 되지 않을 상황 같은 것을 고려하지 않아도 되는지 궁금합니다. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
-
해결됨ARM Cortex-M 프로세서 프로그래밍
s202 LED 점등 예제 실행시 에러
안녕하세요 iar 사용자 현정호입니다. STM32CUBE IDE는 처음 사용하는데 s202 강의처럼 New Project를 실행하려니 아래의 에러메시지가 나옵니다. software package를 받으려면 어떤 경로로 해서 Cube ide를 설치해야 하나요? st.com에서 제공하는 cube ide를 설치했는데도 저런 메세지가 나온 거면 버젼을 다른 것을 받아서 나오는 메세지 인가요?
-
미해결FreeRTOS 프로그래밍
멀티태스킹
안녕하세요 강사님! 해당 강의에서 LCD펌웨어를 멀티태스킹가능하도록 만드는 방법에 대해서 공부하였습니다.만약에 모터를 제어하는 펌웨어를 멀티태스킹 가능하게 task로 만들면 해당 task가 멀티태스킹 되면서 PWM duty cycle이 낮아질 수도 있나요??아니면 pwm 장치는 cpu와 독립적으로 동작해서 다른 task에게 선점당하여도 똑같은 출력을 유지하는지 궁금합니다!
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
5장 테스트벤치 코드와 관련된 질문입니다.
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================5장 테스트벤치에서 마지막부분 dut와 tb를 연결해주는 named mapping코드에서, 아웃풋에 해당하는 부분이 빈칸으로 되어있는데 혹시 공백으로 두었을 때에는 시스템이 어떻게 인식하는 건가요? 굳이 필요없는 코드 같아 보이는데 편의를 위한 작성인 것인지, 아니라면 o_value값들이 어떻게 연결되는 것인지 질문드립니다.
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
chapter17
// Step 5. Core (Counter) (Ref Chapter 11)reg [6:0] cnt_always;assign is_done = o_running && (cnt_always == num_cnt-1);always @(posedge clk or negedge reset_n) begin if(!reset_n) begin cnt_always <= 0; end else if (is_done) begin cnt_always <= 0; end else if (o_running) begin cnt_always <= cnt_always + 1; endend 마지막에 fsm에 counter를 붙이는 부분의 코드입니다!궁금한 점이 is_done 신호를 assign으로 할당할 때 o_running과 &&로 묶으셨는데왜 그런지 알 수 있을까요?? assign is_done = o_running && (cnt_always == num_cnt-1);저는 이 코드에서 o_running의 필요성을 모르겠어서 그냥 카운터의 cnt한 값과 사용자가 입력한 값이랑 같으면 수행은 끝났으니 is_done 신호를 보내면 되겠다 해서o_running은 빼고assign is_done = (cnt_always == num_cnt-1); 로 고쳐 돌렸는데 결과는 같게 나오더군요 그렇지만 맛비님이 왜 두개를 같이 묶으셨는지가 궁금합니다!
-
미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
BRAM 질문
BRAM에 데이터를 processor로 모든 주소에 차례대로 쓸거면, 그냥 바로 BRAM을 AXI INTERCONNECT에 붙여서 쓰고 VITIS에서 for문으로 모든 주소에 데이터 쓰라고 하면 되지 않나요? 굳이 왜 저렇게 한번더 로직을 거치는 작업을 하는건가요?? =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================