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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

chapter17

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// Step 5. Core (Counter) (Ref Chapter 11)

reg [6:0] cnt_always;

assign is_done = o_running && (cnt_always == num_cnt-1);

always @(posedge clk or negedge reset_n) begin

if(!reset_n) begin

cnt_always <= 0;

end else if (is_done) begin

cnt_always <= 0;

end else if (o_running) begin

cnt_always <= cnt_always + 1;

end

end

 

마지막에 fsm에 counter를 붙이는 부분의 코드입니다!

궁금한 점이 is_done 신호를 assign으로 할당할 때 o_running과 &&로 묶으셨는데

왜 그런지 알 수 있을까요??

assign is_done = o_running && (cnt_always == num_cnt-1);

저는 이 코드에서 o_running의 필요성을 모르겠어서 그냥 카운터의 cnt한 값과 사용자가 입력한 값이랑 같으면 수행은 끝났으니 is_done 신호를 보내면 되겠다 해서

o_running은 빼고

assign is_done = (cnt_always == num_cnt-1); 로 고쳐 돌렸는데 결과는 같게 나오더군요

 

그렇지만 맛비님이 왜 두개를 같이 묶으셨는지가 궁금합니다!

답변 1

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안녕하세요 🙂

State 가 idle -> run -> done 이라서, run state 중에 cnt 값을 체크해서 done 으로 넘어가려고 했어요.

동작결과가 동일하다면 수정하시면 되겠습니다.

즐공하세요 🙂

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