인프런 커뮤니티 질문&답변
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BRAM 질문
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BRAM에 데이터를 processor로 모든 주소에 차례대로 쓸거면, 그냥 바로 BRAM을 AXI INTERCONNECT에 붙여서 쓰고 VITIS에서 for문으로 모든 주소에 데이터 쓰라고 하면 되지 않나요? 굳이 왜 저렇게 한번더 로직을 거치는 작업을 하는건가요??
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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)
강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)
이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)
개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..
글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)
서로 예의를 지키며 존중하는 문화를 만들어가요.
질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )
먼저 유사한 질문이 있었는지 검색해보세요.
잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.
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답변 1
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안녕하세요 🙂
질문이 정확하게 이해가 되지는 않지만, (글로만 봐서는 잘 모르겠네요;;)
수강생 분들의 설계 이해를 돕기위해 만들어진 실습코드입니다.
혹시나 질문자님께서 비효율적이다 판단되시는 부분이 있다면 맞는거에요.
설계에 정답은 없습니다. 효율적으로 고치셔서 사용하시면 되겠습니다.
즐공하세요 🙂
기존에 있는 IP 를 사용하자는 의미로 이해했습니다.
물론 말씀해주신 방법대로 해도 돼요.
해당 강의는 Verilog HDL 로 본인의 IP 를 직접 설계하는데 목적이 있음을 이해해주시면 감사하겠습니다.
자일링스에서 제공하는 AXI BRAM CONTROLLER IP도 실제 이런 식의 구조로 AXI BRAM CONTROLLER 자체에 register map이 설계 되어있는건가요?
Xilinx 에서 제공하는 IP 의 full source code 를 보기는 어렵기 때문에 정확하게 답변은 어렵지만, 제 경험상 제가 다녔던 회사의 IP 설계가 강의에서 다룬 구조로 되어 있습니다. 즉, Xilinx IP 도 동일한 구조를 체택했을 것 같아요.
으음 AXI INTERCONNECT에서 AXI BRAM CONTROLLER IP 거쳐서 BRAM으로 제어하면 되지 않나요 라는 의미 였습니다. 아니면 자일링스에서 제공하는 AXI BRAM CONTROLLER IP도 실제 이런 식의 구조로 AXI BRAM CONTROLLER 자체에 register map이 설계 되어있는건가요?