안녕하세요.본강의를 수강하고 다른 Board에서 lwip echo server를 사용하여 Ping Test를 시도해 보았습니다.본 강의에서 처럼 Link up은 되는데 제 PC의 CMD 창에서 ping 192.168.1.10 주었을 때해당 host에 연결 할 수 없다고 합니다.제 PC는 IP를 192.168.1.11로 설정하였습니다.lwip echo server로는 제 PC에서 Device로 Ping을 보낼 수 없는 건가요?감사합니다. 

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요. 항상 좋은 강의 감사합니다.AXI VIP 관련 강의 영상을 보면서 custom IP를 만들고 AXI Lite를 검증하기 위해 공유해주신 VIP 코드를 직접 손으로 수정하여 사용하였습니다. 즉 vivado에 의해 자동 생성된 코드가 아닙니다.그런데 import axi_vip_pkg::* 부분에서 declared 되지 않았다는 오류가 발생하였습니다.하지만 강의 영상에서도 언급해주셨다시피 axi_vip_pkg는 기본적으로 제공되는 library이고 이는 "xil_defaultlib"라는 library에 axi_vip_pkg가 존재한다고 이해했습니다.하지만 axi_vip_pkg가 declared 되어 있지 않다고 오류가 발생하여 임시로 아래의 github 링크에서 axi_vip_pkg source 코드로 보이는 파일을 찾아 project에 함께 넣어주어 일단 정상적으로 axi lite verification이 되는 것을 확인했습니다.https://github.com/esynr3z/axi_vip_demo/tree/master나름의 해결 방법도 공유할 겸, 왜 xil_defaultlib에서 axi_vip_pkg를 불러오지 못하는지 혹시 아시는 것이 있으신지 여쭤보려고 글을 남깁니다. 긴 글 읽어주셔서 감사합니다.

안녕하세요리눅스 환경을 위해 ubuntu를 설치했었는데, ubuntu의 커맨드 창을 활용해도 될거 같은데 mobaxterm을 왜 사용하는지 궁금합니다.

안녕하세요 맛비님,, 닉네임은 다르지만 그 녀석입니다. 라방때 말씀드렸던 거 남겨요! 대기업의 경력직 직무소개서의 일부입니다! 저는 신입으로 지원할 상황이긴 하지만 구체적으로 이 쪽으로 어필하고 싶어서, 직무 이해를 높인 채로 지원하고 싶었어요.□ MEMORY CONTROLLER IP 설계, 검증- MEMORY CONTROLLER의 PIPELINE을 MICRO-ARCHITECTURE LEVEL에서 정의하고, RTL 수준에서 설계하는 업무pipeline은 stage를 나눠서 쓰루풋을 개선하는 작업이며, 지속적으로 output을 낼 수 있다는 것이 장점이라고 알고 있습니다. "메모리컨트롤러 IP에서 받는 다양한 request를 지속적으로 pipeline 출력하기 위한 RTL설계" 직무라고 해석할 수 있을까요?? 그 것이 맞다면 설계자가 설계에 집중할 부분은 arbitration priority, 정도가 생각이 납니다. 구체적으로 어떤 걸 최적화하는지 궁금한데 어렵네요제 질문들이 이렇게 헤메는 이유가.. 제가 직접 현업레벨에서 설계해본 적이 없고, 현업에서는 "뭘 개선하는게 목표일까?" 이런걸 계속 상상해보지만 경험해보지 않은 선에서는 그게 어려운 거 같아요. 나름 찾아보려고 랩실홈피, IEEE등 뒤져보지만 쉽지 않네요!!! 물론 맛비님께서 각 IP에서 개선하고자 하는 메인포인트를 다 꿰뚫고 계실 수는 없지만 그래도 현업적인 뷰를 가지고 계시니 여쭤보고 싶었습니다!여기보단 유튜브에서 해결했어야하는 질문인데 인프런 통해 질문 허락해주셔서 감사해요.

안녕하세요FPGA 강의를 듣기위해선 보드가 필요한데 Zybo나 Arty를 개인적으로 구하면 되는건가요?

안녕하세요. 맛비님항상 좋은 강의 해주셔서 정말 감사합니다. 덕분에 항상 크나큰 실력 향상을 느끼게 되고, 하드웨어에 대한 지식이 많이 늘어남에 따라 제 자신에도 보람을 느끼게 됩니다.제 질문은 다음과 같습니다.강의의 3분 20초 경에서 Zybo 의 아키텍쳐를 보게되면 이 강의에서는 오른쪽 부분에 있는 HP AXI Ports를 통해서 DDR을 접근하므로 AXI4 - Standard를 이용하는 DMA를 설계한다는 점을 이해하였습니다.속도면에서 설계하는게 의미가 없을 수 도 있지만, 왼쪽에 있는 General-Purpose AXI Ports의 경로를 통해 (즉, AXI4-lite를 통해) DMA를 설계할 수 도 있나요? 즉, PL영역에서 AXI4-lite를 이용하여 DDR Controller에 접근이 가능한지 궁금합니다. 예를 들어서 저희가 DMA를 설계할 때 검증환경에서 DMA를 Master로 두고 AXI VIP를 DDR MEM으로 모델링하여 slave로 두고 검증하는것을 볼 수 있는데, 이와 동일하게 AXI4-lite를 이용한 DMA를 Master로 두고, AXI VIP를 Slave로 두어서 설계가 가능한지 궁금합니다.그리고 이러한 과정이 혹시 CPU같은곳에서 DDR에 접근할 때 이런 AXI4-lite를 사용해서 PL영역에서 메모리에 접근하는 속도보다 PS영역에서 접근하는 속도가 느린게 아닌지 궁금합니다.항상 감사드립니다!!=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

위의 내용 중 빨간색 글씨를 복사해서 붙여넣는 과정을 하고 있는데, 다음과 같은 오류가 발생했습니다. 에러 내용을 보면 공간이 부족하다는 것 같은데, 노트북의 저장 공간을 확인해본 결과, 로컬디스크 C에는 25GB이상의 저장공간이 남아있었습니다. 리눅스 설치가 처음이라 잘 몰라서 그런데, 위에서 우분투를 통해 설치를 하는 공간이 로컬디스크 C가 아닌 다른 곳에 설치가 되는건가요? 계속 이러한 오류가 발생하여 문의드립니다.

자꾸만 위와 같은 에러가 발생하여 해결 방법을 문의드립니다.  

안녕하세요.5장에 6분쯤에 test DUT를 연결하는 과정에서 질문이 있습니다.2장의 경우clock_gating_model DUT <-instance 이름 (.i_clk (clk); <- 연결을 할 때 내부 DUT (외부)코드에서 .내부 Port Name(외부 Port Name)의 형태로연결시키는 것으로 이해했는데,5장의 경우는 .clk (clk_for_clk)로.내부 Port Name(외부 Port Name)의 형태를 가지도 있어서 혼동이 됩니다. 혹시 이 경우에는 Name으로 연결하는 방법이라 같은 의미로 이해해도 될까요?================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요.맛비님 강의를 듣고 많은 도움을 받고 있어, 정말 감사드립니다.17장 관련 질문을 드립니다.조건 i_run에 의해 num_cnt에 데이터가 들어가는 부분에서, 저는 'i_num_cnt의 1 clock뒤에 num_cnt 데이터가 들어 가겠구나' 생각하여 wave를 확인하니 assign문 처럼 데이터가 바로 들어가네요.그래서 제가 간단하게 확인하고자 i_run_d라는 delay를 주기 위해 i_run의 1 clock delay 주는 부분을 추가하여 wave를 확인하니, 이것 또한 assign문 처럼 delay없이 데이터가 바로 들어가는데, 혹시 제가 잘못 생각하고 있는 부분이나, i_run신호의 1 clock delay를 주기 위해서는 다르게 해야 하는 부분일까요?아래는 제가 생각했던 파형 입니다.답변 부탁 드립니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================SoC on-chip-interconnect bus는 시스템 전체 퍼포먼스에 큰 영향을 주며, 이를 설계/검증하는 것은 매우 어려운 일이라고 하셨습니다.AXI 인터페이스는 정해진 규약대로 설계됩니다. interconnect bus만 따로 설계하는 전문가가 있다면, 그들이 추가적으로 최적화하고 설계하는 부분은 어떤게 있는지 keyword를 알 수 있을까요?고민해본 바로는 SoC내엔 수많은 IP가 있고, 그것은 제품마다 다르기 때문에 각 상황에 어떤 IF를 사용하고, 파라미터들을 어떻게 설정하고, 각 IP들을 어떻게 배치할지 결정하는 것. 이런 것들이 있을 것 같습니다.감사합니다.

안녕하세요. 수업 진행을 위하여 Vivado 설치가 완료된 것을 확인한 후에 올려주신 예제 파일 을 build를 하려고 하였으나 아래와 같은 Error가 발생하여 동작되지 않아 문의 올립니다. 빨리 문제 해결하여 강의를 듣고 싶은데 쉽지 않네요 ㅠㅠ 어떤 문제인 지 확인해 주실 수 있으실까요?

The value specified in the configuration file for EnableDiskUsageOptimization (null) is not valid.라고 계속 에러가 뜹니다. 어떻게 해야할까요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================20장 강의를 듣다 마지막 o_read 신호를 플립플롭에 넣어서 1cycle delay하신다고 설명하셨습니다.그것은 이해했는데 reset_n신호가 들어오면 1cycle delay 없이 바로 r_valid가 0으로 초기화되는 이유는 무엇인가요?? 여기서도 105번줄에서 i_run신호가 들어오면 num_cnt가 1 cycel delay 없이 바로 100이 되는 반면,107번 줄에서는 o_done 신호가 들어오면 1cycle delay후에 num_cnt가 0으로 초기화되는 것을 확인했습니다.왜 그런 것인지 알수 있을까요 선생님??           

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 맛비님, counter 설계 강의를 듣다가 문득 궁금한 점이 들어 질문 드립니다. 강의에서 ./build를 통해 돌려서 나온 Simulation은 gate들의 delay가 반영되지 않고 오직 기능만을 확인할 수 있는 Functional Simulation이라고 알고 있습니다. 그렇다면 제가 gate들의 delay가 반영된 Timing Simulation을 보고 싶으면 합성을 진행한 후에 post synthesis simulation을 누르면 되나요?FPGA보드가 없어도 제가 예를 들어 counter에 대한 verilog코드를 짜서 합성만 진행한다면 post synthesis simulation을 눌러서 counter내부의 gate들의 delay가 반영된 Timing Simulation을 확인할 수 있는지 궁금합니다!

 안녕하세요 맛비님.다른 프로젝트에서 gui모드로 protocol instance를 웨이브폼에 추가 해보려고하는데. protocol instance를 못찾는 것 같아요. 빌드파일에는 따로 옵션을 넣어주셨던데.. gui에서는 따로 설정하는 법이 있나요?

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================해당 강의 5:57초 와 같은 화면을 생성하려면 어떻게 해야하나요? 예를 들어 cd chapter_1 을 하고나면 vi로 열 수 있는 파일이 tb_clock_generator인데, 이 것을 열면 이미 모든 정답 코드가 작성되어있어서요.전 직접 작성해보고싶은데, 5:57과 같이 기본적인 Verilog 포맷(////와 함께 timescale이 입력되어있는 상황)을 시작하는 방법이 뭔가요?또한 꼭 verilog포맷이 아니더라도 그냥 아무때나 빨리 새로운 메모장을 열고싶을 때의 단축키도 궁금합니다 감사합니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 질문드리는 강의부분은 HDL5장 DFF, Reset실습입니다d_ff_test 코드에서 module port선언 중에 output 0_value_blahblah 등을 선언합니다.module port선언 이후에 reg를 선언합니다.로직 상으로는 조건에 따라 특정 reg에 값을 저장하고, 최종적으로 마지막에 assign통해 reg 저장 값을 output value로 만들겠다. 이렇게 되어있는데요. 어떤 코드들은 그냥 module port 선언할 때output reg ~~~ 이런 식으로 작성하는 경우도 많이 보았습니다. 두 경우는 코드 직관성의 차이인가요?아니면 기능상으로, functional하게 다른점이 있을까요?

zynq DDR 컨트롤러 특성상 burst length 는 16개, burst size 는 8바이트가 최대네요. BASE_ADDR 는 최소 1MB 이후가 안전해 보이네요. (0x100000 ~ 0x3fffffff) zynq User Guide 에서 캡쳐한 것입니다. 

데스크탑에 Vivado 2020.2가 깔려있고, 그 동안 계속 사용해왔습니다.첫 동영상처럼 2~3시간 과정을 거쳐 재설치를 해야할까요?그래야한다면 그럴만한 이유가 무엇인지 궁금합니다. 물론 시간이많으면 군말없이 해보겠지만 제가 시간이 여유치 않은 상황이라서요..! 시간적 여유가 없다면 기존 사용환경에서 진행해도 해당 강좌 수강하는 데에 차질 없을지 궁금합니다.감사합니다.