안녕하세요 맛비님, 처음 설치하는데 99%에서 여러가지 오류가 한번에 warn 형식으로 떠서 일단 전부 다 다시해보고 싶어서 우분투 삭제, WSL 삭제후 다시해보려 했습니다. 그런데 다시 다운로드 받으니 MobaXterm에 아예 뜨지도 않습니다.또한 우분투에서는 바로 root 계정으로 들어가 지더라구요. 사용자 계정이아니라.완전히 다시 시작하고 싶습니다. 이것저것 하나씩 오류가 생기는 것 같아 완전히 다시 전부 새로 시작할수는 없나요..?너무 계속 막히니까 여기서 어떻게 해야될지 모르겠어서 질문드립니다.감사합니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 맛비님설치영상을 따라하다가 중간에 막혀서 질문드립니다 sudo apt upgrade -y 과정에서 이런저런 워닝이 몇번 떴는데 강의영상에서도 워닝은 몇번 나오길래 그런가보다 하고 넘겼습니다step 2 마지막에 config를 install하는 과정에서 인스톨 99% done이 뜨고 난 후 INFO랑 WARN이 쭉 반복해서 뜨다가 다른 질문 내용처럼 install success가 나오는게 아니라 타임아웃 뜨고 난 후 멈추네요...

안녕하세요 맛비님. Lab12 를 강의를 듣고, 혼자서 코드를 수정하며 진행중에 있는데 몇가지 질문이 있습니다! (코드 질문은 아닙니다ㅎㅎ) 해당 lab 의 목적은 AXI4-Lite 인터페이스를 이용해서 레지스터에 접근하고, 레지스터의 내용을 통해 BRAM 에 access 하는 과정으로 알고 있습니다.그렇다면 설계하신 myip_v1_0_S00_AXI 모듈 외부에서 AXI4-Lite 를 이용해 0x08 혹은 0x0C 레지스터에 접근하고 해당 레지스터의 output 을 이용해 BRAM 으로 접근하는것이 맞는 동작이 아닐까 싶어서요!AXI4-Lite -> Register -> BRAM 으로 이루어져야 할 것 같은데 현재는 AXI4-Lite ->Register, BRAM 동시접근 형태로 되어 있는 것 같아서 여쭤보고 싶습니다. (예전에 들었을 때 모듈 외부에서 들어오는 신호들은 F/F 으로 한번 latch 해서 사용하는게 타이밍적으로 안전하다... 라는 말도 들었던 것 같아서 그렇습니다...ㅎㅎ)R 채널의 rresp 는 따로 delay 를 주지는 않으신 것으로 봤는데... 현재 코드상에서는 모두 OKAY 를 주기 때문에 따로 문제될 것 같지는 않지만 delay 를 주는게 맞겠죠...?R 채널을 통해 Read 를 수행하실 때 0x0C 에 접근하여 BRAM 내부 데이터를 읽어오는 부분 때문에 무조건적으로 rvalid 에 1cycle delay 를 주신 것을 확인하였습니다. 그런데 만약 0x08 번지같이 BRAM 에 access 하지 않는 address 를 읽어온다면 굳이 rvalid 에 1cycle delay 를 줄 필요가 없겠죠? 해당 부분은 BRAM access 하는 address 이거나, 아닌 케이스로 나누어서 따로 rvalid 를 assign 하면 될까요?

안녕하세요.어제까지 S401 강의를 들을 때까지만해도 HW로 함께 실습하며 잘 진행하고 있었는데,오늘 S402 강의를 들으면서 실습을 하려고 debug 버튼을 누르니, 아래와 같은 애러 메세지가 출력되었습니다.하지만, debug cofiguration에서는 ST-LINK 가 scan이 잘 됩니다.(아래 참고)그래서 구글링을 통해 시도한 방법으로는USB 연결 제거 후, HW 다시 연결 -> 동일한 에러Desktop 뒤쪽 USB port에 HW 연결 -> 동일한 에러FW를 모두 erase한 뒤, 다시 FW 설치(ST-link utility 이용) -> 동일한 에러혹시 해결 방법을 알고 계시는지 궁금합니다.(HW에서 점퍼 핀을 제거하거나 변경한 적은 없습니다.)

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요. 맛비님처럼 되고 싶은 학생입니다.다름이 아니라, s_valid가 1일 때 s_data가 유효한 것으로 알고 있는데, m_data와 m_valid를 보았을 때, slave 쪽 데이터와 상이한 것 같습니다.s_valid가 1일 때, s_data는 0, XXX, XXX 이런식으로 나아가는데 m_valid가 1일 때, m_data는 0, 0, XXX, XXX로 나아가서 문의드립니다. 강의에서 diff 명령을 통해 같다는 것을 검증하였는데, 단지 툴오류인 것일까요?일전에 저도 testbench에서 원하는 시점에 valid신호 및 data가 나오지 않아서 당황스러웠던 경험이 있었습니다. 그것과 동일한 것인지요?

맛비님 안녕하세요. 리눅스 root 비밀번호를 까먹었는데 어떻게 해결할 수 있을까요? 도무지 생각이 안납니다...

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요! 살이되고 피가 되는 강의 정말 잘 보고 있습니다~ 제가 프로젝트를 하다가 맛비님처럼 안되는 부분이 있어 이를 공유하기 위해 이렇게 커뮤니티에 글을 쓰게 되었습니다.우선 저는 Vivado 20.2를 사용하고 있습니다.오류는 Block Design을 Zynq와 Run Connection Automation할 때 발생했습니다.Tcl Console에 찍힌 오류는 다음과 같습니다.ERROR: [BD 41-2168] Errors found in procedure apply_rule:여기서 저는 다시 Run Connetion Automation을 누른 후 아래와 같이 Clock source for driving Bridge IP와 Clock source for Slave interface를 Auto(?)에서 직접 PS와 연결 하였습니다. (아래사진 참고)이후에는 문제 없이 프로젝트를 진행할 수 있었습니다.두번째로 synthesis와 implementation option window 같은 경우에는 강의에서 보이는 Window를 찾을 수 없어서(아마 Generate Bitstream을 해야 나오는 것 같습니다.??) Setting에서 바꿔주었습니다.강의를 들으시는 분들 모두 잘 해결하시겠지만, 혹시나 하는 마음에 공유해봅니다!감사합니다😊

안녕하세요.이글루스 블로그가 서비스를 종료해 글을 볼 수가 없어요.찾아보니 작성자가 다른 블로그에 글을 옮겨놓은것 같더라구요. 링크 수정하시면 좋을 것 같아요.https://www.donghyun53.net/ahb-%eb%8c%80%eb%b9%84-axi-%ed%94%84%eb%a1%9c%ed%86%a0%ec%bd%9c%ec%9d%98-%ec%9e%a5%ec%a0%90-%eb%aa%87-%ea%b0%80%ec%a7%80/

설치 후 Deleting Shortcut으로 Vivado 및 각종 생성 폴더를 삭제해버리는 문제가 발생하였고,5번째 설치 시도 끝에 저와 비슷한 분의 글을 발견하여서 덕분에 해결하였습니다.같은 이슈가 생긴 분들께 공유 드리고자 글 남깁니다.Ubuntu 버전을 바꾸어 설치했더니 잘 됐습니다 ! (ㅠㅠ)저는 Ubuntu-22.04.2 버전을 사용했을 때 안됐고,20.04.6 버전 사용했더니 이제야 설치가 잘 됐네요.영상에서는 22.04.5 도 잘 설치가 된다고 하셨는데,뭐가 문제인지는 잘 모르겠습니다.설치가 돼서 너무 기쁘네요!!!드디어 강의 들으러 갑니다 ㅎㅎ

https://www.inflearn.com/questions/190625/d-drive-%EC%97%90-%EC%84%A4%EC%B9%98%ED%95%98%EA%B8%B0.댓글이 너무 길어서.. 간신히 찾았습니다. 놓칠뻔했어요 ㅠㅠ(새 질문으로 올려놓았어요)========== Q안녕하세요 맛비님, 저는 현재 맛비님 유튜브에 기재된 영상([설계독학] [Verilog HDL 0장] Xilinx Vivado 2022.2 설치 (Windows 11 의 WSL 기반. 설계엔지니어라면 리눅스환경과 친해져야해요!))을 보고 vivado가 아닌 vitis를 설치하는 중입니다. c드라이브에 용량이 확보되지 않아 2020.2버전으로 설치 중이고, /mnt/d/tools/Xilinx 명령어를 통해 저장위치를 d드라이브로 변경하였습니다.하지만, 설치가 28GB에서 멈춰 확인해보니 c드라이브에 저장이 되고 있는 상태였고, 용량 부족으로 인해 에러가 뜬 상태입니다. 유튜브 영상 15:04에 나오는 화면에서 Destination=/mnt/d/tools/Xilinx로 변경하였습니다.죄송하지만, 어느 부분에서 문제가 있었는지 알려주시면 감사하겠습니다.

안녕하세요.S324에서 질문 사항이 하나 있습니다!teq 명령어에서 true 이면 Z=1이고,tst 명령어에서는 true이면 Z=0이 된다고 말씀하셨는데,이건 각 명령어의 규칙인 것인가요? 이전에는 두 인자를 비교할 때, 값이 true이면 Z = 1이 된다고 하셨던 것 같아서요.무언가 제가 잘못 이해하고 있는 것 같기도 한데,이 부분이 헷갈려서 질문 드립니다!

안녕하세요 맛비님!이전에 파일을 설치했다가 혼자서 삭제해버리는 deleting shortcut 이슈로 네번째 시도했지만 실패하고, 결국 gui로 vivado 설치를 했는데요. (ㅠㅠ)위와 같은 상황이 발생했습니다.설치 과정에서 문제가 있는 것 같은데, 혹시 어느 부분이 추가되어야 할까요?...업무 때문에 바쁘실텐데, 늘 친절하게 답변 주셔서 정말 감사합니다!

안녕하세요 강의 매번 잘 보고있습니다!이번 강의 초반 3분10초 쯤 데이터의 흐름에 대해 설명하시는 부분에 대해 궁금한 점이 있습니다.펌웨어에서 변수(랜덤 혹은 실제 사용될 변수)를 생성하고 프로그램을 실행시키게 되면, 이 데이터들은 자동으로 또 우선적으로 DDR 메모리에 저장이되고 이를 PS영역에서->I/F를 통해->PL영역으로 전송이 된다고 이해하면 될까요?  

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요. 좋은 강의 공유해주셔서 감사합니다!!Verilog HDL season 2 강의와 본 강의를 보고 여러 AI HW 논문을 읽다보니 한 가지 궁금한 점이 있어서 글 남기게 되었습니다.많은 AI HW 논문에서는 빠른 data move를 위해서 보통 모든 weight와 feature map을 on-chip memory(Bram)에 모두 넣도록 구성하는 경우가 많더라구요. 그래서 BRAM에 모든 weight를 올릴 수 있도록 모델의 크기를 최적화하는 방향으로 연구를 하더라구요.그만큼 DDR의 접근 속도가 느리다는 것 같은데 그러면 AI HW 분야에서는 어떤 경우에 DDR를 사용하는지 그리고 느리다면 BRAM과 비교해서 얼마나 느리길래 사용하지 않는 것인지.(Stream을 이용하면 그렇게 차이가 크다고 생각하지 않는데...)[질문 정리]현업 AI HW 분야에서 DDR 접근은 언제 사용하나요?BRAM 접근 속도와 DDR 접근 속도가 얼마나 차이가 나길래 BRAM만 사용해서 AI HW system을 구성하는 것인가요? 항상 좋은 강의 만들어주셔서 감사합니다!! 

맛비님 안녕하세요HW Lab2 영상을 보면빌드를 하고 cnn_core가 생성된 후 sim 폴더에 보면 trace가 생성되어 있는데저는 trace 폴더가 생성되지 않습니다.c 코드 내에 코드를 넣으라고 하신 부분 빼고는 아무 부분도 건드리지 않았습니다.어떤 부분이 문제인지 질문드립니다.감사합니다 =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 맛비님! 항상 강의 잘 듣고 있습니다. lab18, 19에서 질문이 있습니다! lab18의 tb 코드에서 보면 i_run을 한 clk 주기동안만 켰다가 바로 끄도록 해두셨는데 이렇게 하신 이유가 있을까요? (i_run을 켜두면 이후에 문제가 생긴다든가..)lab19의 main.c 코드에서는 ctrl_reg에 run 신호를 주고 이후에는 손대지 않는 것 같은데 이 부분이 tb와 어떻게 같아지는지 궁금합니다!lab19의 data_mover_bram에서 input으로 i_run을 받을 때 q_b0가 동시에 들어오지 않고, 다음 clk에 o_read가 켜지고 그 다음 clk에 q_b0가 들어오게 되는 이유가 궁금합니다!(tb 시뮬레이션에서 보았습니다)느낌상 bram을 거쳐야 하기 때문에 <<data_mover_bram의 ce가 켜지면서 output으로 나가고 이게 u_bram0에 input으로 들어가면서 bram이 q0를 내보내줄 수 있는.. >> 이런 과정일 것 같은데 이게 두 클락만에 벌어질 수 있는 일인가요,..?? 이게 아니라면 어떤 과정이 있어서 i_run과 q_b0가 두 클락 차이가 나는지 궁금합니다2번 그림에서 o_write가 켜지는 동시에 bram0의 reg의 값을 읽는 게 아니라 o_write가 켜지고 다음 상승 엣지에서 bram0의 0번째 값을 읽는 거 아닌가요? 그런데 왜 addr0_b0(data_mover_bram에서의 cnt 값)가 다음 상승 엣지에서 바로 1이 되는지 궁금합니다. cnt가 1이 됐다는 건 0번째 값을 이미 읽었다는 의미가 아닌가요,,?? 너무 장황하게 쓴 것 같은데 생각의 흐름에서 틀린 부분이 있다면 짚어주시면 감사하겠습니다ㅜㅜ!!!

메뉴얼 대로 따라했을 때 위의 사진처럼 Vivado 폴더를 다 지워버리는 것 같은데...이 문제를 어떻게 해결해야 할까요? 영상 보면서 3번 시도해봤는데 안돼서 여쭤봅니다...!

안녕하세요 수업에서 제공한 실습들에서는 zybo board 내의 DRAM은 사용하지 않은 것인가요? FPGA 구조에 대해 검색하다가, FPGA board에는 fpga 칩과 메모리인 dram이 포함되어 있다는 것을 보았는데, 실습들에서는 my_ip 내부의 registers와 BRAM들만 사용하는 것 같아서 질문드립니다. 만약 사용하지 않으신 거라면, 그렇게 하신 이유가 따로 있는 건지 궁금합니다. 감사합니다.

CNN Core C 코딩(Golden Model 만들기)를 따라 실습하고 있습니다.make를 사용하여 build를 하고 싶습니다.에러는make: *** [Makefile:15: cnn_core] Error 127 이라고 뜹니다.어떻게 해결할 수 있을까요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 fpga 7강 AXI4-Lite의 verilog code를 보다가 질문이 있어 어렇게 올립니다.19분 41초 쯤 read와 관련된 verilog code를 보면 보여지는 AXI-lite의 5개의 channel 과는 다르게 Read response 관련해서 S_AXI_RRESP가 있는 이유가 궁금하며 read response와 관련된 ready/valid handshake가 없고 read에 관련된 handshake 만 있는 이유 또한 궁금합니다.