월 49,500원
5개월 할부 시다른 수강생들이 자주 물어보는 질문이 궁금하신가요?
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
리눅스를 사용하는 이유가 궁금합니다.
안녕하세요 며칠전까지 마이크로프로세서응용이라는 과목을 학교에서 zybo-Z7-20보드를 컴퓨터에 연결하여 vivado상 sdk를 주로쓰는 수업을 수강하였고, 다음학기에 ai가속기설계라는 과목을 수강할 예정이라 강사님의 강의를 방학동안 따라가면서 디지털회로설계자가 되기위해 노력하는 학생입니다. 오늘 강의를 처음 수강하였는데요, 저는 기존에 그냥 c드라이브에 vivado를 다운받아서 사용하였는데, 강사님은 리눅스 환경에서 새로 받아서 설치하시길래 그 이유가 궁금해서 이렇게 질문을 남기게 되었습니다. (다행이 무사 설치후 hello world가 프린트되는거까지 잘 확인했습니다!) 좋은 강의 감사드리며, 잘 따라가보겠습니다!
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
vivado 설치 에러
안녕하세요. 컴퓨터를 새로 구매하여 다시 vivado를 다운받으려고 하는데 오류가 발생하여 질문드립니다. 우선 Vivado의 경우 영상에서 사용한 이전 버전을 다운 받을 수 없어 아래와 같은 최신 버전의 것을 다운 받았습니다.이후 영상을 따라 mobaxterm에서 코드를 입력하였습니다. 그런데 vivado 설치 시 아래와 같은 오류가 발생하였습니다. 구글링을 하여 에러에 대해 찾아봤지만, 해결책이 되는 건 없었습니다. 어떻게 해결해야 할까요?
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
5장 실습연습 질문
안녕하세요 🙂[1. 질문 챕터] : eg) 5장 10:30초쯤[2. 질문 내용] : 여기에서 출력값을 바로 OUTPUT으로 잡지 않고 reg를 통해서 잡아주신 이유가 있을까요? 단지 Testbench와 DUT의 관계를 설명하시기 위함인지 아니면 특별한 이유가 있는지 궁금합니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : 처음에 설계를 할 때always 문들에서 else 부분에 i_value를 저같은 경우네는 바로 o_value로 보냈을 것 같은데 reg를 한 번 거치신 이유가 궁금합니다.
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
D드라이브에서 xilinx 설치 방법
안녕하세요 C드라이브에서 설치 했는데 용량이 부족하다고 진행이 안되네요 ㅠㅠ D드라이브에서 설치하도록 다시 설정하고 싶은데 잘 모르겠네요 도와주세요
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
Hdl 17장 FSM 실습,o_done을 reg type으로 선언하신 이유가 궁금합니다
🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.Hdl17장[2. 질문 내용] : o_done을 reg type으로 선언하신 이유가 궁금합니다[3. 시도했던 내용, 그렇게 생각하는 이유] :다른 신호들 처럼 wire type으로 선언하고 assign으로 상태 변화를 감지해도 되지않을까요?다음 always문장을 날려버리고// Step 3. always block to compute output // always @(c_state) always @(*) begin o_done = 0; // To prevent Latch case(c_state) S_DONE: o_done = 1; endcase endassign o_done = (c_state==S_DONE)?1:0 이렇게 코드를 정의해도 될것같아서 질문드립니다.o_done을 reg type으로 선언하신 이유를 잘 모르겠습니다.장점이 있어서 그렇게 하신걸까요?
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
설치 환경 설정 시 다음과 같은 에러 메시지 발생
안녕하세요 . 동영상 첫번째 그대로 설치 방법을 따라하는데 설치 과정에서 다음과 같은 에러가 발생합니다.오류 원인 및 해결 방안이 궁금합니다.감사합니다.(설치 버전은 영상과 동일한 버전을 설치하였습니다. ) This is a fresh install.Running in batch mode...Copyright (c) 1986-2024 Xilinx, Inc. All rights reserved.INFO - User has accepted the EULAs.ERROR - The value specified for Edition (null) is invalid. Valid edition names are "Vi vado ML Standard","Vivado ML Enterprise". Please specify a valid edition name using -e <edition name> or point to an install configuration file using -c <filename>.
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
D F/F Reset 실습영상
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 궁금한 점이 있어서 문의드렸습니다.// D_FF (Case 1. sync reset) always @ (posedge clk) begin if(sync_reset) begin r_ff_sync_reset <= 1'b0; end else begin r_ff_sync_reset <= i_value; end end// D_FF (Case 2. async reset) always @ (posedge clk or posedge async_reset) begin if(async_reset) begin r_ff_async_reset <= 1'b0; end else begin r_ff_async_reset <= i_value; end endwaveform을 보면서 async는 초기화가 되어 신호가 '0'이 됩니다. 그런데 sync는 clock이 활성화 되면서 0이 아닌 바로 1로 시작하는 이유가 궁금합니다!(다시말하면, DUT에서 sync와 async의 clock 신호가 활성화 될 때의 차이만 있는데 활성화 될 때는 async와 sync의 활성화 value가 다른지 궁금합니다!)(영상에 waveform 영상은 10:57 쯤부터 재생이 됩니다.)
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
g++ 설치 문제
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================vivado는 잘 열리고요 ./build 명령어 입력 시, #include <string.h>에서 문제가 발생하는 것으로 보고 g랑 g++ 툴체인이 잘 깔려있나 확인했나 봤더니 g++ 버젼확인이 안되더군요 그래서 g++ 설치가 안되어있구나 구글링해보고 별 짓을 다 해보았는데 잘 안되네요혹시 도움 주실 수 있을까요?제 OS는 다음과 같습니다 당연히 apt-get update, upgrade 해보아도 별 소용이 없더군요 버젼을 높여야하는 wsl 우분투의 버젼을 높여야하는 걸까요?
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
비바도 zoom in/ 바닥 눈금 설정 질문 건
비바도에서 o_sec 도 볼수 있도록 zoom 하는 방법은 없을까요?그리고 아랫쪽의 노란색 눈금 나오게 할려면 어떻게 해야 할까요?
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
실습자료 불일치 건
커리큘럼에 있는 실습 자료를 다운받아서 목차를 보았더니 실습 자료와 일치를 하지 않습니다. 어떻게 해야 할까요?
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
실습 프로젝트 기판 질문
실습 프로젝트 영상을 보면 zybo z7-20로 진행한다고 하였습니다. 다른 기판으로도 수업 그대로 따라가는거 가능할지요?
- 해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 맛비님, 19~20장 BRAM의 사이즈에 관한 질문드립니다.
복습하던 도중에 BRAM의 size에 관하여 의문점이 생겨서 질문드립니다.우선 BRAM을 위와 같은 그림으로 이해하였으며 HDL 19장 4분 13초에서 Memory size = Width * Depth로 결정된다고 하셨습니다. 하지만 HDL 20장의 true_dpbram.v에서parameter DWIDTH = 16; parameter AWIDTH = 12; parameter MEM_SIZE = 3840; (* ram_style = "block" *)reg [DWIDTH-1:0] ram[0:MEM_SIZE-1];으로 선언하셨는데 ,BRAM의 size결정 방법에 따라 MEM_SIZE는 Depth로 이해하였습니다.따라서 MEM_SIZE가 3840이 아닌 2^12가 돼야 할것 같은데 3840으로 선언된 이유를 알 수 있을까요 ??
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
explorer.exe 파일 미존재
해결했습니다. 해결 과정 아래 썼습니다. 감사합니다. 안녕하세요.강의명: 필수과정! Xilinx Vivado 2022.2 설치 (Windows 11 의 WSL 기반. 설계엔지니어라면 리눅스환경과 친해져야해요!) 질문: 강의내용에서 mobaxterm상 보여주신 explorer.exe가 존재하지 않는데 리눅스설치를 잘못한 것일까요? 강의시간 7:50/23:13=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
- 해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
코드 복사관련 질문
코드 복사관련 질문드립니다.여기서:vs로 윈도우를 하나 더 만들고ctrl+w w로 커서를 우측으로 바꾼후:E로 선택페이지로간뒤해당파일로와서shift v로 드래그까진했는데여기서 복사는 어떻게 하나요?현상황에서 마우스로 드래그하면 왼쪽코드도 같이 잡혀서마우스론 안되고드래그만하면 보통 클립보드에 다 저장되는건줄알았는데 안되네요=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
- 해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
완전 기초?질문
지금 현재 ch1파일에있는데이전파일(Matbi_VerilogHDL_Season1)로 가거나 ch2파일로 가는 코드가 있을까요? +실수로 저창에서 우클릭하면 클립보드에 복사한코드가 다 붙여넣기되는데 이때 딜리트키 꾹누르는거 말고 한번에 삭제하는 방법도 있을까요? =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
수업노트 링크 에러
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요!좋은 강의 제공해주셔서 감사합니다.Session 2의 "필수과정! Xilinx Vivado 2022.2 설치 (Windows 11 의 WSL 기반. 설계엔지니어라면 리눅스환경과 친해져야해요!)" 에서 수업노트 내 리눅스 초보자를 위한 명령어 모음집 링크를 누르니, 이상한 사이트로 이동됩니다.. 따로 구글에서 자료는 찾을 수 있지만 알려드리려 글 남깁니다!
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
vivado를 설치하는대 path설정했고 다음이 안됩니다
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 파일이름만 달라서 파일이름만 변경해서했는데 오류만 계속뜹니다
- 해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
스케매틱을 볼 수 있는 방법을 알고 싶어요
안녕하세요 설계독학을 보며 열심히 공부를 하고 있는데요. 원래 비바도를 그냥 사용했을 때는 RTL analysis -> open elaborated design ->schematic이렇게 누르면 만든 회로의 schematic을 볼 수 있는데 여기서는 그런 네비게이션 바가 안보여서 여기서도스케매틱을 확인할 수 있는 방법이 있는지 궁금합니다.
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
시그널 선택법
시그널을 드래그 해서 여러개를 선택하려고 하는데 ctrl을 눌러도 되질 않습니다. 어떻게 선택해야 합니까?
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
우분투 설치 버전 변경 사항
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 저번 강의에서는 우분투 버전이 20이었는데, 이번 강의에서는 18입니다. 새로 wsl을 깔아야 하나요?