안녕하세요! 좋은 강의를 이제 막 시작해보는 중입니다!제가 금전적.. 여유가 없어서 이전에 알리 익스프레스에서 샀던 zynq mini 7020 보드로 이 수업을 진행하려고 하는데요! 따라가는 도중 아래와 같은 오류가 떠서 2시간 정도 구글링하고 메뉴얼 찾아보고 하는데 해결이 안 됩니다...혹시 맛비님이시라면 알 것 같아서 질문 드려봅니다...!!제가 쓰는 보드는 위와 같이 생겼고, UART에 연결 후 포트 번호 맞춰서 vitis serial terminal에서 connected까지는 되는데 위의 사진과 같은 오류가 뜹니다 ㅠㅠUSB케이블은 제품에 동봉된 케이블을 사용했습니다.  (이전 LED 강의는 constraint 파일을 어떻게 수정해야 할 지 잘 몰라서 눈으로 보고 이해만 했고, 이번 강의 성공시 이 보드로 따라갈 수 있다고 생각해서 재도전 하려고 이 수업부터 시도해보는 중입니다..)=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

맛비님 바쁘신데 항상 감사합니다. DMA를 설계하는 이유는 CPU 즉 프로세서의 개입없이 DATA를 MEM -> I/O, MEM->MEM 등등 이동하기 위해 사용한다고 알고 있습니다. 하지만 29장의 사진을 보면 HW가 SW 개입 없이 직접 Memory에 접근하기 위해서는 DDR가 DMA와 연결된 PATH가 없어 잘못 이해한 것인지 여쭤보고 싶습니다. 이렇게 된다면 HW IP에서 결국 프로세서를 거쳐서 DDR로 넘어가서 DMA의 의도와 반대되는 것이 아닌지 궁금합니다. 좋은 하루 되십시오. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요, 어제(24/01/04)에 메일 드린 바 있습니다만, 수강게시판을 활용하는 것이 낫겠다 싶어 질문 드립니다.  몇몇 분이 겪으신 바와 같이 저 역시 FND의 4개 숫자가 동시에 켜지는 문제가 있었습니다. fnd_controller.h, fnd_controller.c, main.c는 강사님이 동봉하신 코드를 그대로 복사했기 때문에코드 문제는 확실히 아니었습니다.  그러던 중 아래 남기신 답변을 보고 HAL_Delay() 함수를 통해 겨우 해결했습니다.  다만 제 입장에서는 아래 두 가지 사항이 아직 명쾌하지 않습니다. 이런 상황이 왜 강사님께는 발생하지 않았는데 저에게는 발생한 것인지제품의 불량이라면 교환이 가능한지만약 제품 불량이 맞다면, 향후 FND를 개인적으로 다양하게 활용하기 위해 교환받고 싶습니다. 감사합니다.

안녕하세요. LCD 펌웨어 코드는 개발자가 일일이 작성해야하는 것인가요? 아니면 해당 제품을 사면 펌웨어 코드가 같이 오는 건가요?

안녕하세요. 뮤텍스 강의 수강중에 질문이 있습니다. 뮤텍스는 우선순위전도 문제를 해결하는 능력이 있는 세마포어라고 볼 수 있습니다. 이 우선순위전도 문제를 뮤텍스를 사용하면 저절로 해결되는 것인가요?

2강에서 제공 실습 파일 중에 마지막 펌웨어가 제공되지 않았습니다.하드웨어 폴트 실습을 위한 펌웨어로 보이는데04_BOOT_01_HARDFAULT_f429 라는 폴더입니다.이 파일이 MY_STM32Programming-student에 들어있지 않았습니다.나중에 제공되는 파일인지요? 감사합니다현정호 드림

바쁘신데 항상 감사드립니다.실습 강의를 들어보면 ready신호가 아래와 같이 할당 되어있습니다.assign ready = m_ready || ~m_valid ; 여기서 궁금한 점은 첫 번째, m_vaild는 skid buffer의 Master에서 줄 data가 없는 상태라고 말씀해주셨는데.skid buffer의 Master란 다른 말에 skid buffer 내로 들어오는 s_data 쪽을 의미하는지 궁금합니다. 두 번째, valid , ready I/F의 정의는 두 signal 모두 1일때만 data 전송이 유효하다고 알고 있는데assign ready = m_ready || ~m_valid ; 위의 코드는 assign ready = m_ready && m_vaild가 아닌 이유가 궁금합니다. 감사합니다.        =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

맛비님 안녕하세요, 이번에 AMBA 버스 강의가 올라와서 수강 전 궁금한 사항이 있어서 글 남기게 되었습니다. 학교에서 Verilog로 원하는 ip를 설계 후, Block Diagram을 통해서 원하는 AXI interface를 붙여본 경험이 있습니다.(ex. DMA란 한쪽은 AXI4-MM, AXI4-S) 하지만 실제 현업에서 AMBA 버스를 설계한다는 개념은 이렇게 Block diagram으로 이용하지 않을 것 같습니다. 혹시 제 생각이 맞는지, 추가로 실제 현업에서는 설계할 때 크게 어떤 방향으로 진행되는지 여쭤보고 싶습니다. 항상 감사합니다.    =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요:) 강의를 듣던 중 AXI4-Lite의 multiple outstanding 지원에 관하여 궁금증이 생겨 질문을 남깁니다. 본 강의에서 말씀하신 내용 중에 AXI4-Lite Template code는 multiple outstanding을 지원하지 않는다고 하셨는데, 혹여 AXI4-Lite에서 multiple outstanding을 지원할 수 있도록 설계가 가능한지 궁금합니다.또한 만약 가능하다면 AXI4에서 지원 가능한 multiple outstanding과 AXI4-Lite에서의 multiple outstanding이 어떠한 차이점을 가질 수 있는지도 궁금합니다.  

07:20 시각의 강의에서 "익셉션 벡터 베이스 주소" 라는것은 각 레벨별 베이스 주소가 맞는지 문의드립니다. 예를 들어서 다음과 같은지 문의드립니다.EL1에서 IRQ 인터럽트 익셉션 발생: VBAR_EL1 + 0x280EL0(Aarch64)에서 IRQ익셉션 발생: VBAR_EL0 + 0x480EL0(Aarch32)에서 IRQ익셉션 발생: VBAR_EL0 + 0x680

장치관리자에서 port를 확인해서 seiral line과 speed를 설정하고 open을 했습니다.01_ TASKMAN을 디버그 했습니다.그런데 영상처럼 출력되지 않고 커서만 표시됩니다.어떻게 해결해야 하나요?

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=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================즐거운 연말 보내시는 와중에 별거아닌 질문을 드리는것 같아 죄송합니다 ㅠㅠ [진행사항]Verilog HDL 1 강의를 수강하며, C드라이브에 Linux 환경을 구축한 뒤, 실습파일을 다운받아 실습을 진행했습니다.이번 FPGA 강의를 수강하게 되며 VItis 설치를 하게 되었는데, C드라이브의 용량이 부족하게되어 D드라이브를 새로 구축하였습니다.이후 Vitis (Window)를 D드라이브에 설치 후 정상동작함을 확인하였습니다. [질문사항]제공실습 파일을 넣으실 때(강의 01:48), C드라이브의 FPGA라는 파일에 넣으셨는데, D드라이브에서 진행하게 될 경우 똑같이 D드라이브 내에 FPGA라는 파일을 생성하고 실습을 진행하면 되는지가 궁금합니다.Vivado 프로젝트 실행 후, Project 생성 시, 파일경로가 C드라이브로 자동설정되는데 기존 파일이 있는 D드라이브로 잡아줘야 하는지 궁금합니다. 아래에는 C드라이브, D드라이브 경로 사진입니다.[C드라이브] [D드라이브]혹시나 잘못 건드렸다가 파일경로가 꼬일까봐 일단 대기하고 있습니다.. ㅠㅠ

안녕하세요 맛비님 강의 수강중 궁금한점이 생겨 질문드립니다아직 5강까지 밖에 수강을 안해서 이후의 강의에 질문에 대한 답변이 나올 수도 있을것같아요주로 학습은 GPU, 추론은 NPU->HW가속기 설계자는 추론을 어떻게 진행할지에 대해 고민하는 사람들이고, 알고리즘 엔지니어로부터 이미 완전히 학습된 weight, bias 등을 받고 학습 과정에는 참여하지 않는다고 이해했는데, 맞나요?필요한 weight의 갯수가 많다면 칩에 필요한 핀의 갯수가 엄청 많아질 것 같은데, 직렬통신으로 weight를 보낸다던가 해서 핀의 갯수를 줄이는 방식이 사용되나요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요. "MOVS PC, LR" 명령어 수행시에 무조건 SVC모드로만 전환되는 것인지 아니면 다른 모드로도 전환될수 있는 것인지 궁금합니다. 

안녕하세요 여러 질문 사항이 있어서 글을 올립니다. 부트로더를 개발하는 상황이 잘 이해되지 않습니다. 현업에서 어떤 상황에 부트로더를 개발하는지 궁금합니다. 예를 들어서, 새 제품 개발시에 새로운 Soc를 사용하게 되어서 부트로더를 새로 개발하는 것인지 등에 관해서 입니다.#imm 에서 imm은 어떤 단어의 약자인지분기 명령어중에서 bl과 달리 b 명령어는 링크 레지스터에 복귀할 주소를 저장하지 않으니 함수를 호출한(b명령어를 실행한 다음 명령어) 주소로 복귀하지 않는 것인지답변해주시면 감사하겠습니다.

D1 LED가 처음부터 계속 켜져 있어서 배운데로 제어해보려고 하는데, 회로도상에서 D1 LED에 연결된 pin이 안보이네요. 어떻게 해야할까요?

안녕하세요. 캐리가 발생하는 SBC 연산 상황을 실제 숫자 예시로 들어주시면 감사하겠습니다. "캐리가 발생하는 상황" 이 이해되지 않아서 요청드립니다. 또한 캐리를 설정한다는 것이 어떤 의미인지 설명을 요청드립니다.

안녕하세요. 레지스터 관련해서 질문이 있습니다.이전 강의에서 ARMv7에서 R0 ~ R15 레지스터에 대해서 설명을 들었습니다. 이 레지스터들도 범용레지스터라고 명칭했었는데 요번 강의에서 W0~W30이라는 범용 레지스터가 또 등장한네요. R0~R15 와 W0~W30 레지스터의 차이가 무엇인가요? 

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================이제 Watch만 들으면 1회독 끝나고, FPGA 강의와 함께 2회독을 돌릴 예정입니다 ㅎㅎ 강의를 수강중에 질문이 생겨 물어보고자 글을 쓰게 됐습니다.[이해한 부분]코드에서 Delay를 고려하지 않는다면 D-F/F에 의해 1 Cycle의 Delay가 발생하게 된다. (육안으로는 확인하기 쉽지 않다. 100만분의 1초)이를 보정하고자 코드 내 Delay 2정도를 감안하게 해주는 코드를 입력한다.[궁금증]제가 배우기론 Critical Path에 의한 딜레이도 존재하고, 복잡한 Logic일수록 영향이 크다고 알고 있습니다. [질문사항]Simulation 상에서는 Critical Path에 의한 Delay는 고려하지 않는지. 첫번쨰 구조에 비해 Cascade구조는 1시간 = 60분 = 3600초 로 초 -> 분 -> 시 순으로 증가한다고 이해했는데, 이렇게 되면 Delay의 영향이 더 커지게 되는것은 아닌지 몇 광년을 측정할 경우, 2번방법이 가장 좋다고 하셨는데 이부분을 듣고 나니 제가 2번에서 질문한 것과는 전혀 반대되는것 같습니다. Pipeline 개념으로 수도관에 물이 채워져있고, 신규 입력에 대해 밀어내기 때문에 빠른 동작이 가능한 것이라고 이해하는게 맞는걸까요? 질문내용이 강의내용에서 살짝 벗어나는것 같긴 한데, 이번 강의를 수강하며 궁금증이 생겨 질문드립니다!! (실제로 면접에서 Timing관련 Simulation 동작을 작성하라고 했는데 상태변화에만 집중한 나머지 Timing 부분을 고려하지 못했던 경험이 있어서요 ㅠ)