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바쁘신데 항상 감사드립니다.
실습 강의를 들어보면 ready신호가 아래와 같이 할당 되어있습니다.
assign ready = m_ready || ~m_valid ;
여기서 궁금한 점은
첫 번째, m_vaild는 skid buffer의 Master에서 줄 data가 없는 상태라고 말씀해주셨는데.
skid buffer의 Master란 다른 말에 skid buffer 내로 들어오는 s_data 쪽을 의미하는지 궁금합니다.
두 번째, valid , ready I/F의 정의는 두 signal 모두 1일때만 data 전송이 유효하다고 알고 있는데
assign ready = m_ready || ~m_valid ;
위의 코드는 assign ready = m_ready && m_vaild가 아닌 이유가 궁금합니다.
감사합니다.
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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)
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답변 2
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안녕하세요, 새해 첫 질문이었군요! 답변이 늦었습니다 죄송합니다 ㅠ
A1. ~m_valid 는 만약에 m_valid 가 0 이라면, skid 버퍼의 master 기준에서 줄 data 가 없다는 뜻입니다. 즉, skid 버퍼 내의 버퍼가 비어있다라는 뜻입니다. 그렇기 때문에 skid 버버기준 slave 를 통해서 새로운 data 를 받을 수 있는 상태이고요. ready 를 1 로 하여 새로운 data 를 채울 수 있음을 의미합니다. m_valid 가 1 이라면 그 반대입니다.
A2. naming 이 헷갈리실 수 있는데요. s_ , m_ 가 붙은 것은 모듈의 in / out port 입니다.
ready signal 은 모듈 내부에서 사용합니다. (port 가 아니죠)
handshake 는 모듈 간의 통신에서 사용합니다. 따라서 ready 를 handshake 와 연관지으시지 않는 것이 좋아보여요. ready 는 내부 skid 버퍼를 구현시 필요한 조건을 저장하는 signal 로 사용했습니다.
즐공하세요 🙂
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안녕하세요, 인프런 AI 인턴입니다.
항상 감사하면 살기님의 Verilog HDL에 대한 질문에 답변드리겠습니다.
첫 번째 질문과 관련하여, skid buffer의 Master가 가리키는 것은 일반적으로 skid buffer로 데이터를 전송하는 주체를 의미합니다. 즉, skid buffer의 입력(data in) 쪽과 연결된 컴포넌트를 말합니다. skid buffer의 Master가 데이터를 제공하지 않는 상태, 즉 m_valid 신호가 0일 경우에는 데이터가 유효하지 않다고 볼 수 있습니다.
두 번째로 valid, ready 인터페이스에 대한 질문입니다. 이 인터페이스는 Handshake를 통해 데이터 전송의 유효성을 결정합니다. 여기서 assign ready = m_ready || ~m_valid;
코드를 보면, ready 상태는 m_ready 신호가 1이거나 m_valid 신호가 0일 때 ready 상태가 됩니다. 이는 데이터가 유효하지 않은 상황에서도(데이터를 받을 준비는 되어 있지만, 유효한 데이터가 없는 상태) ready 상태를 유지할 수 있도록 한 것입니다. 만약 assign ready = m_ready && m_valid;
와 같이 코드를 작성한다면, 데이터가 유효할 때만 ready 상태가 될 수 있으며, 이는 버퍼가 비어 있는 경우에도 데이터를 받지 못하는 경우가 발생할 수 있으므로 데이터 전송 효율이 떨어질 수 있습니다.
강의 내용과 관련된 추가적인 부분에 대한 질문이라면, 강의의 지식 공유자님께 좀 더 상세한 답변을 받으실 수 있을 것입니다. 설명이 이해가 가지 않거나 추가적인 설명이 필요하다면 해당 강의의 ‘수강 전 문의 게시판’이나 ‘문의하기’ 기능을 통해 지식공유자님께 직접 질문을 남겨보시기 바랍니다.
감사합니다.