강의 잘 보고 있습니다. 감사합니다!!module 에서 input output bit width 값에 따른 전송시간에 대해 궁금합니다. 예를 들어서 input에 7bit의 bit width를 가진 전기적 신호를 0101010 이런식으로 보낸다면 최소 전압을 6번 바꾸면서 보내야하는데 이러면 1bit 보다 시간이 걸린다고 생각이 드는데요. DFF이 clock을 사용하는 이유가 시간을 동기화 시켜서 제어하기 편하게 하는 것이라 저는 이해했습니다. 그렇다면 input 과정에서도 dff의 클럭처럼 시간을 정해 놓고 보내는 건지 아니면 시간을 두고 연속적으로 보내는 것인지 궁금합니다.32bit나 1bit든 bit width에 상관없이 속도에 차이를 무시할 정도로 clock이 더 길어서 상관이 없는지 궁금합니다.=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

 20강 BRAM 부분에서 1.123줄에 addr_cnt +1 한 이유가 뭔가요? 114, 115줄에 assign이 done이 되는 것을 표현할 때 num_cnt-1 == addr_cnt +1 (addr_cnt 0~99에서 99번째일때를 나타냄) 에서 둘의 값을 같게 해서 (값을 99로 ) 라고 생각헸습니다. 그런데 num_cnt-1부분에서 num_cnt 부분이 99번까지 주소를 접근할 수 있는 코드를 찾지 못했습니다. 106줄에서 i_num_cnt가 0~99까지 순차적으로 접근이 자동적으로 되는 것인지 궁금합니다 아니면 제가 코드에서 빼먹은 부분이 있는지 한번 확인해주시면 감사합니다.-> 다시 한번 찾아보니 always @(posedge)를 통해 반복되는 거 같다고 생각이 듭니다. 확인이 필요한데 맞나요? 간단한 문법인거 같은데 verilog hdl을 며칠전부터 시작하거라.. 하하..   143줄 o_read 1cycle delay를 시켰다는 것을 어떻게 알 수 있나요?혹시 138 의 always @( posedge clk) 부분을 통해 알 수 있는 건가요? 만약 맞다면 always @ 를 안쓴다면 r_valid 신호가 유효한 값을 읽을 때 동시성으로 인해 동작을 못하는 것이라고 이해하면 되나요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

HDL 19장 timing diagram에서 ENA = 0 즉 DISABLED 상태에서 DOUTA = 0000 인데 추측성이긴 한데 베릴로그 코드에서 초기화 상태로 코드를 썼다고 생각이 듭니다. 이 이유가 이전의 값들을 반영하지 않기 위해( latch)를 방지하기 위해 쓴 게 맞나요? =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 이 강의를 정말 유용하게 듣고 있는 학생입니다!이 강의 소개란에 보면 부트코드와 부트로더는 다르다는 식으로 적혀있던데 부트코드와 부트로더의 차이점이 무엇인지 궁금합니다!제가 알기론 부트코드는 main sp를 sp 레지스터에 저장하고 reset handler를 통해 .bss영역을 0으로 초기화 후 main으로 분기로 알고 있는데 부트로더는 어떤 개념인지 잘 모르겠습니다.

안녕하세요. 선생님 실습환경 구축 STM32CubeIDE 시작하기 영상을 보다가 TASKMAN 인포트까지는 했는데, 그 이후 영상처럼 디버깅을 하면 에러가 납니다. 어떤 조치를 해야 하는지요? 빌드 조차도 되지 않으니 문제가 있는듯한데요. 처음 하는 것이라서 가이드가 좀 필요합니다. 답변 주시면 감사하겠습니다. 

zip 파일에 나온 code들은 <=로 되있는 경우가 있는데, 영상은 = 로 쓰셔서 언제 바뀐것이고 , 바뀐 이유가 무엇인지 궁금합니다. 추후에 강의에 나올 수도 있지만 질문드려요~ 제 예상은 non-block과 block으로 인한 차이라 생각은 드는데, 병렬적인 과정을 하기 위해서는 block = 이 아닌 non-block을 사용 한다고는 인터넷 서칭하면서 알게 되었습니다. 그러나 디테일한 설명이 필요해서 질문드립니다.=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

메모리 맵 자체는 data width가 1바이트인데, 0xE000ED00의가 가리키는 값은 왜 4바이트 인가요?

부정응답 35, 36, 37를 내려면 오또케 검증을 진행하면 되나요

안녕하세요. 베릴로그로 MUX를 설계하다가 모듈과 테스트벤치에서 wire와 reg에 대한 궁금증이 있어 질문드립니다. 구글링을 하면서 코드를 구현했습니다. 그런데 제가 이해한 것이 맞다면 모듈에서는 input을 wire로 선언하고 output을 reg로 선언했는데, 테스트벤치에서는 반대로 input을 reg로 구현하고 output을 wire로 선언해야 하는 것 같습니다. 만일 이것이 맞다면 모듈과 테스트벤치에서 wire와 reg의 선언에 대해 입출력 포트가 반대로 되는지 질문드리고 싶습니다. 아래에 코드 사진 첨부하였습니다. 4x1 MUX 모듈 테스트벤치

안녕하세요.  실제 ReadDTC를 하면 03 19 02 08 이런식으로 Data를 날리는데,SID Id 앞에 붙는 숫자의 의미는 무엇일까요?그리고 긍정 SID Id(59)의 자리가 두번째 바이트가 아니라 세번째 바이트로 밀려서 올수도 있나요?  감사합니다.

안녕하세요 맛비님! 강의 잘 듣고 있습니다! 다름이 아니라 verilog 문법 강의를 막 듣고 이 강의를 바로 수강해서인지 .. 살짝 어려운 감이 없지 않아 있지만 그래도 재밌게 듣고 있습니다! 하지만,, 질문거리는 많네용.. 16~17장의 FSM 관련해서 질문을 드리려고 합니다! 17장에서  always @(*)begin  n_state = S_IDLE; // To prevent Latch.case(c_state)  S_IDLE: if(i_run)  n_state = S_RUN;  S_RUN : if(is_done)  n_state = S_DONE;   else   n_state = S_RUN;  S_DONE: n_state = S_IDLE;  endcase end굵게 표시된 부분을 추가하셨는데 제가 알기로는 if 구문에서 else를 정의하지 않으면 이전 상태를 계속 유지하는 걸로 알고 있는데, 그럼 여기서 else를 정의하지 않으면 S_RUN 상태를 계속 유지하니까 굳이 else를 추가할 필요가 없지 않나요?  // Step 4. Registering (Capture) number of Countreg [6:0] num_cnt;always @(posedge clk or negedge reset_n) begin if(!reset_n) begin num_cnt <= 0; end else if (i_run) begin num_cnt <= i_num_cnt; end else if (o_done) begin num_cnt <= 0; endend 17장에서 이 코드를 설명하실 때 굵게 표시한 부분을 '사용자가 i_num_cnt 를 쭉 100으로 유지 못하는 경우를 방지하기 위해 이렇게 코드를 작성했다' 라고 하셨는데 사실 이 부분이 이해가 잘 안 돼서.. 혹시 어떤 상황인지 좀 더 자세하게 설명 가능할까요??  그리고 17장 코드 step 4,5에서 굳이 내부 F/F를 만들어서 input을 담는 이유가 궁금합니다. 제가 생각하기엔 F/F를 만들면 그만큼 delay가 생기게 되고 이는 손해라고 생각이 들어서요 num_cnt, cnt_always를 말씀 드린겁니다! 17장 DUT step5 코드 중에서 마지막에 else를 쓰지 않으셨던데 이유가 뭔지 알 수 있을까요??   이때는 is_done, o_running 이외에 경우가 없어서 그런가요? 마지막으로 맛비님의 코딩 스타일을 알고싶습니다. 솔직히 counter 까지는 verilog 문법을 공부하면서 설계해봤던 모듈이고 직관적으로 이렇게 설계하면 되겠다! 라는 생각이 들었는데  FSM을 설계할 땐 step1,2 이런 식으로 code를 짜기 까지 어떤 생각의 흐름으로 coding 하셨는지가 궁금합니다!  읽어주셔서 감사하고 긴 글이지만 꼭 답변 부탁드리겠습니다 ㅜㅠㅜㅠ 감사합니다!!   

안녕하세요. xPSR 레지스터와 기타 궁금한 부분들 질문 드려봅니다!1. mov r0, #0x7fff fffe or mov r0, #0x8000 00020x7fff fffe, 0x8000 0002는 mov 명령어가 invalid constant라고 오류가 나옵니다.강의에서 0x7fff ffff , 0x8000 0000등은 mov 명령어를 썼는데 그것보다 작은 값이 왜 오류인지 궁금합니다. r0 레지스터에 0x7ffffffe 값이 들어있고 adds r0, #1을 한 경우 xPSR(0x1000 0000)이 나왔습니다. Overflow가 되는 상황이 아닌것 같은데 이유가 궁금합니다.  Carry가 일어나면 xPSR의 C플래그가 1이 되는데 Borrow는 어떤 경우인지 궁금합니다.작은값에서 큰 값을 빼는 경우 Borrow가 되는건가요? MSB에서 값을 가져올 때에 발생하나요??( 발생하는 예시 하나만 들어주시면 감사하겠습니다)  어셈블리에서 signed unsigned의 구분은 어떻게 이루어지나요?? 이루어지지 않는다면 c언어 한정으로 컴파일러가 변수 타입을 파악하고 자동으로 바꿔주는건가요?  어셈블리 언어는 Arm cortex m3, m4 모두 동일한 명령어를 사용하나요??좋은 강의 해주셔서 감사합니다. 여기서 어셈블리를 더 잘 쓰기에 필요한 책이나 사이트들 혹은 어떤 데이타시트를 봐야하는지 추천 가능하시면 부탁드립니다 ㅎㅎ 고민해보다가 막혀서 안되는 부분과 궁금한 부분 질문 드려봤는데 답변 부탁 드리겠습니다!감사합니다.

안녕하세요! 이번에 수강하게 된 학생입니다.다름이 아니라 제가 chapter1을 따라하고 발생하는 오류를 해결해 보면서 build나 clean의권한을 얻기 위해 chmod +x build 를 쳐서 흰색에서 초록색으로 변하는 건 파악했습니다. 혹시 chmod +x build를 매번 치지 않아도 앞으로도 build권한을 줄 수 있게 할 수 있을까요? # sudo chown -R 사용자 Matbi_VerilogHDL_Season1/ 이 실행어도 해보았지만 바뀌지 않아서 여쭤봐요ㅠㅠㅠ

안녕하세요.vivado & 또는 ./build 해서 vivado 실행 시 gui켜지는데 40초 이상은 걸리는 것 같은데 d드라이브에 설치한 영향이 클까요? 아니면 원래 무거운 프로그램이라 그정도는 걸리는 건가요?감사합니다.

안녕하세요. 14강 강의 중에 코드가 잘 이해되지 않는 부분이 있어서 질문 남깁니다ㅠ매 cycle마다 i = 0~99인 코드이며, 밑에 1cycle내에서 negedge일 때, i의 값이 바뀐다고 이해를 하고 있습니다.근데 밑에 loop를 돌리기 위해 @(posedge)를 선언하셨다고 하셨는데, posedge를 사용함으로서 negedge에서는 i_value로 i 값이 전달 되고 posedge에서 i 값이 변동이 되는게 맞을까요?제가 이해하는게 맞다면 posege가 없는 경우에 negedge가 실행 된 후 i_value에 i의 값이 전달되자마자 i 값이 변해서 loop가 정상적으로 동작하지 않는건지 궁금합니다.@(postive clk); // 1cycle 진행 clk$display("Start![%d]",$time);for(i =0; i<100; i = i +1);@(negedge clk);i_valid = 1;i_value = i; // i_value에 전달@(posedge clk); // posedge이후 i값 변경end=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

module true_sync_dpbram ( clk, addr0, ce0, we0, q0, d0, addr1, ce1, we1, q1, d1);parameter DWIDTH = 16;parameter AWIDTH = 12;parameter MEM_SIZE = 3840;input clk;input[AWIDTH-1:0] addr0;input ce0;input we0;output reg[DWIDTH-1:0] q0;input[DWIDTH-1:0] d0;input[AWIDTH-1:0] addr1;input ce1;input we1;output reg[DWIDTH-1:0] q1;input[DWIDTH-1:0] d1;(* ram_style = "block" *)reg [DWIDTH-1:0] ram[0:MEM_SIZE-1];always @(posedge clk) begin if (ce0) begin if (we0) ram[addr0] <= d0; else q0 <= ram[addr0]; endendalways @(posedge clk) begin if (ce1) begin if (we1) ram[addr1] <= d1; else q1 <= ram[addr1]; endendendmodule 저기서 시스템이 BRAM을 사용한다는 걸 어떻게 인식할 수 있나요?(* ram_style = "block" *)reg [DWIDTH-1:0] ram[0:MEM_SIZE-1];이 한문장이 없으면 BRAM을 사용하지 않게 되나요?아니면 단순히 코드 구성을 보고 자동으로 BRAM이 있다고 판단하여 합성해주나요?

8분 55초에서 AXI4-Lite template code는 multiple outstanding을 지원하지 않는다고 하셨는데, AXI4-Lite가 지원하지 않는 것인지 AXI4-Lite는 지원하는데 template code에서 outstanding을 활용하지 않는다는 것인지 헷갈립니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 너무나 강의를 잘 듣고있고 도움을 많이 받고있습니다. 제가 강의이후에 강의 내용에 대해서 복습을 하려고 할때 강의자료가PPT나 PDF와 같은 자료가 없어서... 따로 적으면서 공부하고 있는데 이부분을 혹시 제공 받을 방법이 있을까하여 문의드립니다! (부담드리는건 아닙니다!)   

안녕하십니까. 궁금한 사항이 있어서 이렇게 질문 남기게 되었습니다. 14장에 waveform 그림 관련 질문 사항입니다. ff 이 3개 쓰였고, latency가 3cycle로 이해했는데, 그림은 2cycle만에 출력이 발생하는 것처럼 느껴져서 혼란이 조금 생겨서 죄송하지만 이렇게 질문을 남기게 되었습니다. 감사합니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요. 항상 좋은 강의 감사합니다.AXI VIP 관련 강의 영상을 보면서 custom IP를 만들고 AXI Lite를 검증하기 위해 공유해주신 VIP 코드를 직접 손으로 수정하여 사용하였습니다. 즉 vivado에 의해 자동 생성된 코드가 아닙니다.그런데 import axi_vip_pkg::* 부분에서 declared 되지 않았다는 오류가 발생하였습니다.하지만 강의 영상에서도 언급해주셨다시피 axi_vip_pkg는 기본적으로 제공되는 library이고 이는 "xil_defaultlib"라는 library에 axi_vip_pkg가 존재한다고 이해했습니다.하지만 axi_vip_pkg가 declared 되어 있지 않다고 오류가 발생하여 임시로 아래의 github 링크에서 axi_vip_pkg source 코드로 보이는 파일을 찾아 project에 함께 넣어주어 일단 정상적으로 axi lite verification이 되는 것을 확인했습니다.https://github.com/esynr3z/axi_vip_demo/tree/master나름의 해결 방법도 공유할 겸, 왜 xil_defaultlib에서 axi_vip_pkg를 불러오지 못하는지 혹시 아시는 것이 있으신지 여쭤보려고 글을 남깁니다. 긴 글 읽어주셔서 감사합니다.