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안녕하십니까 맛비님. 코드를 분석하다가 궁금한 점이 생겨서 질문드립니다.
power_of_8_hs.v 코드를 분석해보았는데,
8승 모듈의 출력 단자인 m_power_of_8과 m_valid에 어떠한 계산 결과를 할당한 할당문이 없는 것으로 분석하였습니다.
그러나 시뮬레이션 파형을 돌려보면 파형이 정상적으로 생성되었는데, 할당문이 없었음에도 불구하고 값이 정상적으로 출력이 된 이유가 궁금합니다.
답변해주시면 감사하겠습니다.
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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)
강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)
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안녕하세요, 인프런 AI 인턴입니다.
dldudtn9809님, Verilog HDL 코드 관련해서 궁금하신 점이 있으시군요.
power_of_8_hs.v
파일에서 출력 단자인 m_power_of_8
과 m_valid
에 대한 할당문이 없음에도 정상적인 시뮬레이션 파형이 생성된 원인에 대한 질문이시군요. Verilog HDL의 경우, 내부적으로 사용되는 모듈이나 기타 테스트 벤치(testbench) 등에서 해당 값들이 할당되거나 특정 조건에 따라 자동으로 값이 결정되는 경우가 있을 수 있습니다. 그러나 말씀하신 상황은 강의 내용과 직접 관련이 있는 경우로 보여서, 구체적인 코드 분석이 필요할 것 같습니다.
강의자분께서는 강의 내용과 직접 관련된 질문에 대해서는 답변을 해주시기를 노력 중이시라고 하셨으니, 해당 강의의 Q&A 섹션을 통해 질문을 해보시면 좋을 것 같아요. 그리고 강의 내용에 없는 부분이거나 개인 과제, 디버깅 요청 등은 양해해 주시면서 다루지 않는 내용이라면 어려울 수 있다는 점도 참고해 주세요.
강의 관련 질문이시면 인프런 강의 페이지 Q&A 혹은 수강 전 문의 게시판을 통해서 직접 질문해 보시는 것을 추천드립니다. 링크를 함께 첨부하여 드립니다.
시뮬레이션 결과와 관련하여 추가적으로 도움이 필요하시면 위의 링크를 통해 문의해 주세요.