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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

vivado project, vitis serial terminal 질문

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  1. 첫번째 사진과 같이 project를 생성하면서 자주 zybo가 없는 것 처럼 보이지 않는 경우가 발생합니다. 아무리 Refresh를 해도 동일하게 발생합니다. 두번째 사진에서 보이는 것 처럼 다른 project에서는 잘 인식이 되어 xc7z010clg400-1이라고 써있는데 이를 세번째 사진에서 검색하여 사용해도 무방한 것인가요?

     

KakaoTalk_20240304_221508242.pngKakaoTalk_20240304_221609541.png

KakaoTalk_20240304_221525368.png

  1. vitis에서 build project를 한 후에 마음이 급하여 sw를 launch하고 난 후에 vitis serial terminal에 연결하여 실행하는 데 이러면 마치 terminal에서 동작을 하지 않는 것처럼 보입니다. uart를 연결을 끊고 launch를 하여도 동일합니다. 반드시 uart를 연결한 후 launch를 해야 하나요? 순서가 있는지 궁금합니다.

     

KakaoTalk_20240304_222528093.png3. 알려주신 영상에서 동일하게 순서를 맞춰 따라가더라도 terminal에서 동작하지 않는 것처럼 uart가 연결만 되었다는 메세지만 나올 뿐 그 외에는 나타나지 않는 경우들도 있었습니다. 여러 번 프로그램을 껐다 켰다를 반복해서 겨우 될 때가 여러 번 있었습니다.

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안녕하세요 🙂

환경문제는 해결해드리기 어려운데요. 최선을 다해서 답을 드려보겠습니다. ㅠㅠ

A1. 보였다 안보였다의 원인은 저도 잘 모르겠습니다.

image캡쳐해주신 내용이 맞다면 "xc7z010clg400-1" 사용하시면 되겠습니다.

A2. 순서를 지켜주세요.

생각해보시면 Uart 가 먼저 연결되어야 terminal 의 글씨가 보이실꺼에요.

A3. 해당 원인은 저도 모르겠습니다. 절차를 정확하게 따르셨다면, 갖고 계신 보드 혹은 PC 의 문제라고 말씀드릴 수 밖에 없네요... 제가 사용하는 환경에서는 질문자님과 같은 문제는 없었습니다.

 

툴 혹은 환경 문제는 Xilinx 포럼이 도움이 되실 것 같아요.

https://support.xilinx.com/s/topiccatalog?language=en_US

 

즐공하세요 🙂

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