=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요, 맛비님. 강의 잘 듣고 있습니다. 강의를 듣다가 현업 관련하여 궁금한 점이 있어 문의글 남깁니다. RDMA 와 WDMA 의 경우, HLS 를 통해 코드 생성을 하셨는데, 현업에서도 HLS 를 자주 쓰는지 궁금합니다. 제가 알기론 ASIC 설계 시에는 HLS 를 통해 생성된 코드가 timing 적인 부분에서는 이득이 있지만, area 나 power 측면에서는 optimization 이 잘 되지 않아 잘 쓰이지 않는 것으로 알고 있는데, 현업에서는 HLS에 대한 시선이 어떤지 궁금하여 여쭤봅니다. 감사합니다!

맛비님 안녕하세요. 21강 FC Core를 tb_data_mover_bram 파일을 통해서 vivado에 시뮬레이션을 돌려보았습니다. 제가 베릴로그 시즌1 듣지 않아서, WSL 환경이나 Make 파일 빌드가 되지 않아, 따로 Python으로 Text 파일에 4열 4096행으로 숫자를 0~255로 랜덤으로 생성하여서 파일명을 맛비님과 똑같이 해놓았습니다. 그리고 파일 저장 장소를 따로 만들어 놓아서, f_in_node = $fopen("C:/Users/PEL/Desktop/Chapter_21_prj_fc_core_sim/HW/golden_refc/cref_c_rand_input_node.txt", "rb"); f_in_wegt = $fopen("C:/Users/PEL/Desktop/Chapter_21_prj_fc_core_sim/HW/golden_refc/ref_c_rand_input_wegt.txt", "rb"); 이렇게 설정을 해놓았습니다.그런데 이와같이 i_node 값과 i_wegt 값을 인식하지 못하여, 결과가 나오지 않은것 같아 뭐가 문제인지 싶어서 이렇게 질문 남기게 되었습니다. 생각되는 오류로는 fopen시 파일 위치를 잘못 적었다 ...? 맛비님처럼 make file 과 리눅스 환경에서 빌드한것이 아닌, 따로 window에서 vivado tool을 사용하여서 제가 (FC Core / Data_mover_bram / truebram + tb_data_mover_bram) 이렇게 source file을 올려서 빌드했기 때문에 어디서인가 오류가 발생했다.이렇게 두가지로 생각하는데 맛비님이 보시기엔 어디서 오류가 난것일까요 ㅜㅜ..아래는 제가 생성해놓은 텍스트 파일입니다.

안녕하세요 맛비님, 좋은 강의 해주셔서 항상 감사드립니다.저는 현재 설계했던 연산기 core를 검증하기 위해 AXI4-lite 인터페이스를 통해 input과 weight를 write하고, output값을 read하는 모듈을 만들고 있습니다. 맛비님 강의에서처럼 bram을 사용하여 메모리를 통해 읽는다면 문제가 되지 않았겠지만, 메모리를 사용하지 않고 이미 설계해논 연산기 core 검증을 위해 무식하게 output값을 read해야 하는 상황입니다. write 할 때, led를 점등하게 하여 write는 잘 되는것은 확인 하였는데, output값이 0으로만 출력되더라고요.core(o_out_c) --> top --> myip_v1_0. --> myip_v_1_0_S00_AXI(i_out_c) 로 값이 이동합니다.다음과 같이 slave register 0~6은 write전용, 7은 read전용으로 선언하였고, 코어 bitwidth가 16비트라 AXI와의 호환을 위해 32비트로 늘려주었습니다.Simulation을 통해 i_out_c에 강제로 값을 넣어주어도 axi_rdata는 읽히지 않더라고요.(Ready, Valid 모두 1 확인 했습니다)0x1c번지에 write한 값을 바로 read할 때는 올바르게 출력되는데,read only로 선언하면 왜 읽히지 않는 걸까요..?혹시 메모리를 통해 저장해논 값만 읽을 수 있는 걸까요? AXI 구조를 제대로 이해하지 못했기 때문일까요..? 양해 부탁드립니다...

안녕하세요! 수업 정말 잘 듣고 있습니다.1부는 강의 자료가 제공이 됐는데(1장에서 6장까지의 내용), 2부에서부터는 강의 자료가 제공 되지 않는것 같은데요, 혹시 강의 자료가 제공이 안되나요??? 아니면 제가 강의 자료의 위치를 못 찾은 걸까요???

안녕하세요 강의 수강한지 얼마 안되었습니다만,고부하의 드론 제어를 8kHz의 속도로 수행해야 하는 상황입니다.RTOS의 스케줄링 틱은 1kHz인데 강의 내용중에ISR에서 하위의 태스크로 작업을 옮기는 deffered Interrupt에 대한 내용이 있어서 아래와 같은 순서로 작업을 진행하면 어떨까요? 커스텀 보드이고 STM32H750VBT 칩에480MHz 까지 사용가능합니다. 외부타이머로 8kHz마다 인터럽트 발생타이머 콜백에서 하위 태스크로 문맥전환(이때 타이머 콜백은 종료)고부하 드론 제어코드 실행다른 하위 태스크로 복귀이해는 이런식으로 되었는데 틀린점있으면 지적 해주시면 감사합니다

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요. 맛비님. 강의 잘 보고 있습니다. 궁금한 것이 있는데요.전 강의에서 다룬 Valid / Ready I/F에서 Ready signal이 Combinational logic이어서 여러 개를 cascade하였을 때 클럭 타이밍을 맞추기 어려울 수 있어 이를 방지하기 위해 Skid buffer를 사용한다...로 이해하고 있습니다. Q. 이번 강의에서 왜 5개의 F/F을 사용했는지 이해가 잘 되지 않습니다. Valid side와 Data side F/F없이 Ready side에서만 F/F을 사용하여 Ready 신호를 PIPE/SKID 처리하면 되지 않나요?

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 맛비님. 안녕하세요. 강의 잘 보고 있습니다. 하나 궁금한 점이 있어서 질문 드립니다. Valid / Ready I/F는 마스터와 슬레이브 간 데이터 전송에 있어 문제가 없는지 서로 검사하고 데이터를 전송하는 것으로 이해하고 있습니다.Q. 약 6분 48초에 나오는 3 stage Handshake 모듈 m_ready와 ~m_valid가 왜 OR로 묶여있는지 이해가 되지 않습니다.m_ready가 만약 0이라면 마스터가 데이터 받을 준비가 되어있지 않다는 것으로 이해가 되는데, 이 때 m_valid가 만약 0이라면 마스터가 데이터 받을 준비가 되어있지 않아도 데이터 전송이 될 것이라고 생각이 들어서요. 왜 OR 처리가 되어있나요?

안녕하세요! 강의로 정말 도움 많이 받고 있습니다.삼성전자와 같이 펩리스, 파운더리 등을 모두 갖추고 있는 종합적인 반도체 기업에서는 강의에서 말씀하시는 고객(OEM?)은 어떤 기업이 되는 건가요? 삼성전자 내에서 모든게 이루어지는 시스템인가요?답변 미리 감사드립니다.

코드 복사관련 질문드립니다.여기서:vs로 윈도우를 하나 더 만들고ctrl+w w로 커서를 우측으로 바꾼후:E로 선택페이지로간뒤해당파일로와서shift v로 드래그까진했는데여기서 복사는 어떻게 하나요?현상황에서 마우스로 드래그하면 왼쪽코드도 같이 잡혀서마우스론 안되고드래그만하면 보통 클립보드에 다 저장되는건줄알았는데 안되네요=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

지금 현재 ch1파일에있는데이전파일(Matbi_VerilogHDL_Season1)로 가거나 ch2파일로 가는 코드가 있을까요?  +실수로 저창에서 우클릭하면 클립보드에 복사한코드가 다 붙여넣기되는데 이때 딜리트키 꾹누르는거 말고 한번에 삭제하는 방법도 있을까요? =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요 맛비님 24장 12:34초 부분에서 SKID상태로 바뀌기 위해 필요한 2번의 핸드쉐이크 중 첫번째 핸드쉐이크가 발생하는 부분이 185ns가 아닌 195ns가 되어야 하지 않나싶은데 제가 잘못 알고 있는 것인지 여쭤봅니다.근거는1) 핸드쉐이크가 이루어지면 skid 모듈의 valid reg에 1이 저장되어야하는데 그 시점이 185ns가 아닌 195ns이기 때문이고2) 185ns에서 FF에 입력되는 s_valid는 클럭의 엣지와 동시에 들어오게 되는데 이 때는 파형에서의 s_valid 의 value값은 1로 뜨지만 실제로 계산 될 때 쓰이는 값은 이전 상태인 0으로 계산되기에 아직 핸드쉐이크가 일어나지 않아 1번 근거 대로 valid reg가 변화하지 않았다는 것입니다.이상의 근거들에서 잘못된 부분이 있으면 피드백 부탁드리며 현업중이신데도 답변을 매번 빨리 해주시는거 같아 진심으로 감사드립니다 이상입니다!

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요, 좋은 강의 감사합니다. skid buffer 안의 ready 신호에 대해 헷갈리는 부분이 있어 질문을 올립니다. ready 신호는 master side의 모듈이 data를 받을 준비가 되었음을 의미한다고 이해가 되며, 이는 m_ready 신호와 유사한 의미를 가진다고 생각이 됩니다. 하지만, 구현된 코드에서는 m_ready 신호와 동일한 신호로 사용하지 않는데, 두 신호의 차이를 확인할 수 있는 case가 있는지 궁금합니다.감사합니다!

안녕하세요. 22장 수강 후, HW 가속기를 직접 설계 해보는 너무나 좋은 경험을 하였습니다.1) 첫번째 질문강의를 직접 수강 후, 보통의 DNN에서는 Wieght만 있는 것이 아닌 Bias또한 존재하기 때문에 기존에 사용하던 BRAM을 2개에서 3개로 (Bias 값을 담는 BRAM 추가) 하여 다시 설계해보았습니다. https://sturdy-nebula-796.notion.site/AI-H-W-Spec-2ffdd93b8dec4e9d92660514d7b63df4?pvs=25( 연산 FC Core에 Relu 와 Bias를 추가하였습니다.)그 후 Vivado에서 합성한 결과 아래 사진 처럼 BRAM이 합성되지 않은것을 확인하였습니다.코드를 여러번 보면서 어디서 문제가 된건지 확인했지만, 찾을 수 없었습니다.맛비님께서 바쁘시니 감으로라도 이런 부분에서 문제가 있을것 같다 하시면 제가 찾아서 한번 수정을 여러번 진행해보겠습니다.. ㅜㅜ 2) 두번째 질문보통 DNN의 FC Layer의 hidden Layer과 Output Node의 갯수는 256~512개 정도로 설정하여 학습하는것으로 알고있습니다. (CNN이 아님)강의에서는 Output Node를 4개로 설정하였고, 그에 4개의 Output Register를 설정하였습니다.만약, 그렇다면 Output Node나 Hidden layer Node를 n ( n>200) 이라고 한다면, Output 값을 받아줄 Register 갯수와 연산할 Core의 갯수도 n개로 맞춰줘야 하는지 궁금합니다.. (무언가 다른 방법이 있는지도 궁금합니다.) 좋은 강의해주셔서 정말 감사합니다. 맛비님

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하십니까 인터페이스 ip 설계자가 꿈인 만큼 완벽히 이해하고싶어 질문드립니다. 읽어주신 것에 대해 매우 감사드립니다.강의에서 언급하신 미지의 슬레이브 모듈에서 베이직 모듈을 거쳐 미지의 마스터 모듈로 전해지는 ready 신호는 아무리 늦게 도착한다 해도 timing violation 이 일어났을 때 동작 속도는 느려지더라도 데이터 손실은 일어나지 않는다고 생각하는데 저의 개념이 맞을까요?이렇게 생각하는 이유는 미지의 마스터 모듈에서 베이직 모듈로 전해지는 s_valid,s_data는 미지의 슬레이브에서 출발한 ready신호가 도착하기 이전에는 CE핀(미지의 마스터 모듈 안의 CE핀)이 활성화 되지않아 이전 상태를 계속 유지할 수 있기에 아무리 ready신호가 미지의 마스터 모듈로 늦게 도착한다고 해도 즉, 늦은 만큼 클럭 주기를 넘어가더라도 s_valid,s_data를 유지해주어 결국 클럭 주기를 넘어가 timing violation이 일어나도 속도만 느려질 뿐 데이터는 무손실로 전송된다는 것입니다. 강의 내용에 대해 더욱 더 나아간 질문을 드리는 거 같아 죄송하지만 저는 인터페이스 ip 설계 전문가가 되기 위해 스스로 궁금증을 던지는 것이 중요하다고 생각해 이런 질문을 드립니다. 감사합니다!+ 질문드리다가 데이터의 손실이 일어날 수 있는 경우를 생각해보았는데 맞는지 확인해주시면 감사하겠습니다!: ready 신호가 미지의 마스터 모듈로 도착되는 시간이 만약 클럭의 setup과 hold time 사이가 된다면 metastable 상태가 되어 0,1 중 예상할 수 없는 값이 될수도 있기에 동작속도가 느려지는 것 뿐만 아니라 회로의 오동작을 일으킬 수 있을것이다.이것이 제가 추측하는 이유입니다. 글이 길어서 죄송하지만 피드백 부탁드리겠습니다.. 감사합니다! 

네이버에서 보드만 구매 했습니다.USB 전원만 인가하면 LED D1은 계속 ON.D2는 깜밖임 상태입니다. 이 상태에서 STM32F103C8T6 "VBAT" 1번 핀의 전원이 2V가 인가 됩니다.그 외 J2 1~3핀을 이용하여 측정해도 2V가 나옵니다.왜 3.3V가 안되는지 궁금 합니다 

다른 강의들은 강의 PDF자료를 다운받을 수 있었는데 추가된 강의에 대한 자료도 받을 수가 있을까요? 

라운드 로빈은 선점형 스케줄링이라고 알고 있는데, 라운드 로빈이 비선점형 스케줄링만을 필요로 할 경우 최적이라는 것이 이해가 되지 않습니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요!좋은 강의 제공해주셔서 감사합니다.Session 2의 "필수과정! Xilinx Vivado 2022.2 설치 (Windows 11 의 WSL 기반. 설계엔지니어라면 리눅스환경과 친해져야해요!)" 에서 수업노트 내 리눅스 초보자를 위한 명령어 모음집 링크를 누르니, 이상한 사이트로 이동됩니다.. 따로 구글에서 자료는 찾을 수 있지만 알려드리려 글 남깁니다!

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 파일이름만 달라서 파일이름만 변경해서했는데 오류만 계속뜹니다

안녕하세요 설계독학을 보며 열심히 공부를 하고 있는데요. 원래 비바도를 그냥 사용했을 때는 RTL analysis -> open elaborated design ->schematic이렇게 누르면 만든 회로의 schematic을 볼 수 있는데 여기서는 그런 네비게이션 바가 안보여서 여기서도스케매틱을 확인할 수 있는 방법이 있는지 궁금합니다.