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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
SRAM 테스트벤치 작성할때 질문
테스트 벤치 작성할 때 time scale`를 작성하지 않아도 되는건가요?작성하지 않을 경우 자동으로 #5같은경우는 5ns로 처리되는건지 궁금합니다.
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
SRAM write/read 질문입니다.
SRAM에 대한 내용에서 SRAM의 write 동작은 다음 cycle에 메모리에 값이 저장되고, read 동작은 다음 cycle이 아닌 해당 cycle에서 바로 읽어온다고 배웠던 것 같은데,SRAM 기본 모델링 코드로 시뮬레이션을 돌렸을 때 read 동작에서 다음 cycle에 dout에 값이 읽히는 걸 볼 수 있었습니다. cs==1 이면 dout에 '다음 cycle'에 값이 뜨는데, 이 동작은 SRAM 이론시간에 배웠던 "read 동작은 해당 사이클에 바로 읽을 수 있다"라는 내용과 다른 점이 무엇인지 궁금합니다. (물론 코드 상으로는 dout<= mem[ad] 로 작성했기때문에 당연히 그 다음 posedge clk에 값이 업데이트되는게 맞지만,SRAM 이론을 배울 때 들은 내용과 헷갈려서 질문 드립니다.)
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
Schemetic과 gate logic의 성능차이
CHAPTER4의 Gate logic 내용에서 XOR 게이트를 설명하실 때gate로 표현한 논리회로에서는 worst path를 보면 cap이 더 많이 발생하여 speed도 늦고, power소모도 커진다고 하셨고 pmos와 nmos로 나타낸 회로처럼 설계하면 speed, power, area, cost 에서 더 좋은 결과를 낼 수 있다고 하셨는데 이 두 회로의 차이가 무엇인가요? 결국 둘 다 XOR을 나타내는 회로인 것 같은데 무슨 차이가 있는지 궁금합니다.
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
and, or gate에 사용되는 게이트 수 질문
CHAPTER4 의 Gate logic 내용에서 AND게이트가 NAND, NOT을 붙여 6개의 게이트를 쓰게 되고, OR게이트는 OR+NOT게이트를 붙여 6개의 게이트를 쓰게 된다고 말씀하셨습니다.여기서 6개의 게이트를 쓴다는 것이, MOSFET을 6개 사용한다는 뜻인가요? 만약 그렇다면 MOSFET을 게이트라고 부르는 이유가 궁금합니다.
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
true_dpbram.v 질문
안녕하세요Verilog Season1 [HDL 20장] 실습 코드에서true_dpbram 모듈의 input으로reset_n 신호를 따로 넣어주지 않았는데BRAM 메모리 값을 초기화할 필요가 없어서reset_n 신호를 넣지 않으신 건지 궁금합니다!
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미해결Verilog FPGA Program 1 (Arty A7-35T)
강의자료
안녕하세요.이 강의 처음 시작할 때 메일로 강의 자료 요청 메일을 보내라고 팝업창이 떴었는데, 여기서 다운받을 수 있는 강의파일이랑 다른 건가요?
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
[과제2] Wrapper 관련 질문입니다.
자료 공유해주신 wrapper verilog 코드와 강의 마지막 RTL 합성 결과에서 din[31:0] 이 din[7:0]으로 instantiation 되어있는데 input 크기가 달라서 문제가 되는 것 아닌지 문의 드립니다. module 이름의 64x8로 미루어 볼 때, 과제는 WIDTH=64, DEPTH=8을 가지는 SRAM을 구현하는 것으로 보이는데 그렇다면 공유해주신 코드 `ifdef SIM sram_model #(64, 8) u_sram (clk, cs, we, ad, din, dout); 에서 파라미터를 넘겨주는 값이 (64, 8)이 아니고 (8, 64)가 맞는 것이 아닌지 해서 질문드립니다. 감사합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
Launch Hardware 오류
해당 과정 전까지는 모두 무사히 따라왔습니다. Launch Hardware 클릭 시에 이런 오류가 발생합니다. 코드에 map 이 없는데 이런 오류가 발생하네요.. 혹시 몰라 터미널 쪽도 캡처했습니다.
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
깃허브 내 파일 확인부탁드립니다 ㅜㅜ
이런 파일들이 있고 강의에서 다루시는 파일이 없네요 ㅜㅜ
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
수업자료가 다른 것 같습니다.
안내되어 있는 깃허브 링크로 들어가면 파일밖에 없는데 수업에서 말씀하시는 자료랑 다르네요. 혹시 제가 본 파일이 맞는건지 확인부탁드립니다.
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미해결디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
timing분석하는 부분에서 오류가 발생하여 문의드립니다 (Timing requirements not met Info)
FA_4bit 프로젝트를 새로 만들어서 코드 작성 후 SDC 이용하여 Time Analyze하는 과정에서 위와 같이 에러가 발생하는데 어떻게 해야 해결이 가능할까요?
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
hello world 적용문제(vi, gedit 모두)
안녕하세요 🙂[1. 질문 챕터] : [HDL 0장] Hello World 프로그램 (맛비 세계에 오신 것을 환영합니다.) 3분 30초경[2. 질문 내용] : vi, gedit 두 가지방법으로 모두 시도해보았습니다.기존에 적혀있던 hello matbi's world 를 hello world 로 적은 후, esc -> :wq 했습니다.(vi) 하지만 출력은 계속 기존 메세지로 나오네요. .v 파일에 제가 수정한 내용이 적용이 안된 것 같습니다. vi 내용입니다.해당 내용 esc -> :wq 후에finish에는 ; 없는거 수정했습니다.빌드내용입니다. 아래쪽 보시면 [INFO] hello Matbi's world 가 나오고있네요[3. 시도했던 내용, 그렇게 생각하는 이유] : vi 입력 후 다른 화면으로 넘어가는데 그 중간 절차가 궁금합니다.
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
./ build 시에 Permission denied 발생
안녕하세요 🙂[1. 질문 챕터] : 섹션2. 제공하는 실습파일 및 실행 환경에 대해 알아보아요 (약 2분 경)[2. 질문 내용] : [3. 시도했던 내용, 그렇게 생각하는 이유] : 설치영상(22버전)과 참고하라고 기재하신https://www.inflearn.com/community/questions/755175/%EC%A0%9C%EA%B0%80-%EB%B3%B4%EB%A0%A4%EA%B3%A0-%EB%A7%8C%EB%93%A0-vivado-2022-02-%EA%B7%B8%EB%A6%AC%EA%B3%A0-ubuntu-22-04-%EC%84%A4%EC%B9%98-%EC%A0%84%EB%B6%80-%EC%B5%9C%EC%8B%A0-%EB%B2%84%EC%A0%84%EC%9C%BC%EB%A1%9C-flow링크보고 설치했습니다. 그 후에, 해당 강의를 따라가던 도중 ./build 를 실행했는데 사진과 같이 Permission denied 가 발생하네요. 해결법 알려주시면 감사하겠습니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
chomd 명령어 안됨
Command 'chomd' not found, did you mean: command 'chmod' from deb coreutils (8.30-3ubuntu2)Try: sudo apt install <deb name>(질문) deb name을 뭘로 해야하는지요? 안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
Linux 커널 업데이트 패키지 다운로드 오류
Verilog HDL Season 1 (Clock부터 Internal Memory까지) 강좌에서섹션 2 실습을 위한 무료 환경 Setup(2강) 4분 55초 쯤 Linux 커널 업데이트 패키지 부분에서 다운로드가 진행되지 않아서 질문 드렸습니다! 설치 영상에 따르면 프롬프트에서 에러가 나온 뒤에Windows 기능 켜기/끄기에서 "Hyper-V", "Linux 용 Windows 하위 시스템", "가상 머신 플랫폼"을 체크한 뒤에 "x64 머신용 최신 WSL2 Linux 커널 업데이트 패키지"를 다운로드 받은 후에 재부팅하면 Ubuntu가 정상적으로 작동하였습니다. 하지만 저는 먼저 처음 Ubuntu를 실행했을 때이렇게 에러 설명 부분에 물음표("?") 모양이 많이 나오고 x64 머신용 최신 WSL2 Linux 커널 업데이트 패키지를 다운로드 할 때에도 이러한 창이 나타납니다. 위 현상은 Windows 기능 켜기/끄기에 3가지 항목 모두 체크한 상태에서 재부팅을 하고 난 뒤에 발생했습니다(가상 머신 플랫폼은 Virtual Machine Platform와 같다고 생각했습니다)혹시나 제가 잘못 건드린 부분이 있을까하여 컴퓨터를 포맷을 한 뒤에 다시 실행했는데도 똑같았고, Ubuntu를 다른 버전으로 시도해보았으나 모두 똑같은 현상이 발생했습니다. 혹시 제가 어디서 잘못했는지, 놓친 부분이 있는지 알 수 있을까요?
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
14장 출력 cycle의 latency관련 질문
14장에서 시뮬레이션을 했을 때 o_power_of 8과 i_value의 파형을 비교해보면 latency가 3cycle이 아니라 2.5cycle로 나오는데 왜 그런지 궁금합니다
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
수강기한
이벤트를 통해 수강기한을 무제한으로 연장 할 수 있다고 하셨는데, 어디서 해당 이벤트를 확인 할 수 있을까요?
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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
xilinx dma ip와 차이점 질문
안녕하세요 🙂Xilinx에서는 아래 그림과 같이 DMA ip를 제공하고 있습니다.이걸 사용하는 것과 본 강의에서 Mem copy ip를 설계하는 것과 어떤 차이가 있는 건지 궁금합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
시계만들기 질문
안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 시계만들기에서 주신 자료를 wsl에서 build로 실행했을때는 강의와 같이 시뮬레이션 파형이 잘 나오는데 윈도우에서 vivado를 실행해서 올려주신 파일 그대로 가져다가 실행하면 시뮬레이션 파형이 강의와 다를까요?
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
CPU 파이프라인 동작 코드 분석 중 의문점 질문 드립니다.
안녕하세요. 파이프라인 동작 코드 분석 중 의문점이 생겨 질문 드립니다.다음의 다이어그램에서 보면, RegDST에 대한 명령이 ID 스텝에서 디코딩 된 후, EX 스텝까지 전달이 되어서 rt/rd중 선택하는 MUX를 통해 결정비트로 동작하는 것처럼 보입니다. 하지만, 코드 상에서는 ID step에서 해당 동작이 구현된 것 같습니다. 이 후 D FF을 통해 EX스텝으로 해당 비트가 전달되는 것은 동일합니다.혹시, EX가 아닌 ID 스텝에서 해당 기능을 구현하신 이유가 있을까요?질문이 많은데 늘 친절하게 답변주셔서 감사합니다!
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