온전히 저만의 것으로 만들지 못하고 있다는 생각이 듭니다....

안녕하세요 맛비님! 공부를 하며 말로 설명하기는 어렵지만 궁금한점이 있어 글 남깁니다!!

질문이 추상적이라 죄송합니다 ㅠㅠ

이미 Verilog1강의를 수강하고 FPGA도 중간 이상 수강한 상태이지만, 아직까지 저만의 공부법을 찾지 못하는 중입니다.

맛비님의 강의를 듣고, 실습코드를 실행해보고, 분석을 하는 과정을 통해 실습프로젝트를 진행했습니다만 은

뭔가 온전히 제 것이 된 것 같지 않다는 생각이 꾸준히 듭니다.

물론 제 노력이 부족해서일 수도 있습니다. 하지만 음.. 새로운 시각으로 생각하는 것이 어렵게 느껴집니다.

예를 들어서

1. 카운터를 설계할 시, 디지털 신호 이외의 예상치 못한 요소(전압이 튄다던지 등) 를 제어하고자 overflow 조건을 제시한다던지

2. 다른분들 질문글 중 하나였는데 for문을 1억번 돌리면 어떨까?라는 생각으로 실습을 진행하고 SW는 23초가 걸렸는데, HW는 1초가 걸렸다라는 결과를 도출해냈다던지

위 내용을 적다보니 식견(?), 다른 관점에서 파악하는 역량이 부족하다고 생각합니다.

맛비님께 답을 구하는 것이 아닌, 맛비님께서도 이러한 고민이나 경험을 해보셨는가를 듣고 싶습니다!!

<세 줄 요약>

1. 교육은 들었다.

2. 먼가 식견이나 다른 관점에서 보는 역량이 부족한 것 같다.

3. 맛비님의 경험을 듣고 싶다!

너무 추상적이고 긴 질문이지만 꾸준히 고민하던 질문이라 이렇게 올려봅니다...