회사 사정상 리눅스 설치가 용이하지 않아서 윈도우 환경에서 하려고 합니다.AXI_VIP 시뮬레이션을 하려고 하는데,AXI_VIP_PKG가 선언되지 않았다는 에러 메시지가 뜨는데요.혹시 윈도우 환경에서 시뮬레이션을 하려면 어떤 선행 작업이 필요할 까요?

안녕하세요 덕분에 AXI4에 대해 많이 배웠고 또 검증하는데 있어서 많은 경험을 쌓았습니다.40장 영상을 토대로 맛비님께서 알려주신 빌드의 형식이 아닌, block design 형태로 만들어서 좀더 직관성 있게 만들어보고자 시도 중에 있습니다. (차후 다른 커스텀ip를 불러와 파라미터를 block쪽에서 수정 및 재활용)따라서 블럭 디자인은 다음과 같고 최상위 TB의 인스턴스 및 ctrl, m00_axi 경로 수정을 해주었습니다. (사용하지않는 인스턴스 및 wire 삭제)결과적으로 말씀드리면 기존과 동일한 결과값을 보이며 마지막 에러또한 뜨지않아 정상적이라 생각합니다.하지만 Tcl Console 창에서 경고가 대량으로 발생하였는데 아마 Cache Value 문제라 생각됩니다.Warning: [AW_REACTIVE_0] (axi_vip_pkg.\axi_transaction::set_cache ) 1935000 ns : Attempted to send CACHE(0x0000) when SUPPORTS_NARROW is low. According to UG1037,AxCACHE[1] has to be 1 to ensure that any downstream upsizer can fully pack data up to wider widths Time: 1935 us Iteration: 1 Process: /axi_vip_pkg/axi_slv_wr_driver(C_AXI_WDATA_WIDTH=64,C_AXI_RDATA_WIDTH=64,C_AXI_WID_WIDTH=1,C_AXI_RID_WIDTH=1,C_AXI_AWUSER_WIDTH=1,C_AXI_WUSER_WIDTH=1,C_AXI_BUSER_WIDTH=1,C_AXI_ARUSER_WIDTH=1,C_AXI_RUSER_WIDTH=1,C_AXI_SUPPORTS_NARROW=0)::get_and_drive/GET_AND_DRIVE Scope: axi_vip_pkg.\axi_transaction::set_cache File: /tools/Xilinx/Vivado/2023.1/data/xilinx_vip/hdl/axi_vip_pkg.sv Line: 2909올라간 코드에서는 Cache Value는 형식상 있을뿐 사용하지않는걸로 알고있는데혹시 저러한 경고문을 접해본 경험이 있으신가요?터무니없는 질문 봐주셔서 감사합니다.. 

안녕하세요 🙂빌드나 클린을 실행할 경우 permission denied가 나옵니다 지금은 명령어 하나하나 마다 chmod +x 명령어를 사용해 허가를 주고있는데 이를 한번에 해결할 수 있는 방법은 없나요?==================

안녕하세요 🙂[1. 질문 챕터] : [Verilog HDL/FPGA 외전1 - 시계만들기] Chapter 3[2. 질문 내용] : 23분 즈음에 3개의 아키텍쳐의 결과를 정리해서 올려주신다고 했는데 결과가 없어서 질문드립니다!

CRITICAL WARNING: [Common 17-183] Failed to open handle xvlog.log. Please check access permission of directory '/home/j/Matbi_VerilogHDL_Season1'. You should restart the application from a writable working directory. 이런 경고문 뜨시는 분들은 build 파일이 들어있는 폴더에 접근 권한이 없어서 발생하는 문제인데, " Matbi_VerilogHDL_Season1"이 설치 되어있는 폴더로 가셔서sudo chmod -R 777 Matbi_VerilogHDL_Season1==> "Matbi_VerilogHDL_Season1" 디렉토리 하위 모든 폴더, 실행파일에 대하여 모든 사용자가 접근가능하게 변경하는 명령어이렇게 하시면 xvlog, xelab, xsim 접근이 가능해져서 문제가 해결됩니다... 저처럼 헤매시는 분들 계실까봐 공유해봐요!

지금 1번째 설치 부분부터 막혔는데 도와주세요우분투 22.04버전, vivado 2022.2 버전으로 다운받아서 했는데다운이 다 됐다가 저런식으로 warn이라고 뜨면서 안되는데 뭐가 문제일까요... 사실 처음에 vivado도 2024.1 버전으로 하다가 저런식으로 똑같이 문제돼서 우분투 완전히 삭제했다가 vivado 2022.2 버전으로 낮추고 다시 한거거든요그리고 강의에서는 20.04로 했는데 22.04로 해도 된다고 해서 그대로 했는데 그게 문제인건가요?설치하는데 시간이 너무 많이 잡아먹혀서 어떻게 해야될지 모르겠네요

안녕하세요 맛비님, 강의 잘 시청하고 있습니다! 강의를 보며 직접 ANN을 설계해보는 중에 궁금한 점이 있어 질문 드립니다.질문: Fully Connected Layer에서 제가 알기론 각 코어의 출력값이 순차적으로 나오는 것이 아니라 병렬로 나오는 것으로 알고 있습니다. 이 출력값들을 다음 층의 입력으로 전달하기 위해 메모리를 사용하려고 하는데, 이러한 상황에서 출력값을 메모리에 저장하는 가장 효율적인 방법이 무엇인지 궁금합니다. 

모듈을 따로 작성하고 따로 인스턴스화 하는 대신 Wrapper을 사용하는 이유는 합성/검증 과정에서 중간에 있는 인스턴스화 코드 부분을 수정하기보다는 맨 윗줄을 `define 부분만 수정하는 것(parameter와 유사한 이유)이 편리해서인가요?

안녕하세요 🙂전자공학과임에도 디지털회로와 코드에 많은 어려움을 겪고있는 학생이기에 강의를 친절히 잘 설명해주셔서 매우 감사합니다.실습파일까지 제공해주셔서 매우 감사히 잘 이용하고 있습니다.여기서 여쭤보고싶은것은 강의자료는 실습하다가 막히는 부분이 있으면 그때 비교해보라고 주신거라고 하셨는데,실제 강의 영상에서도 코드 설명 이후에 다 실습파일로 제공해주신것들을 이용하는것으로 알고있습니다.그렇게 실습은 그냥 하라는대로 다 따라하며 프로그램 다루는 법은 많이 익숙해졌지만각 단계를 ip를 만들고 프로젝트를 새로 하나 만들어서 넣는거 HWplatform 생성 블록디자인생성 비트스트림생성 wrapper생성을 각각 왜 하는지 모르겠습니다. 그런 과정에대한 이해도가 높아지려면 어떻게 해야할까요? 또 각 코드를 제가 아무것도 없는 상태에서 만들 수 있기는 커녕 코드만보고 Block diagram도 저 혼자서 눈에 그려지지 않는 상황입니다.코드를 제가 직접 다 따라 써봐야하는것인건가요? 만약 그래야한다면 손으로 노트에 코딩받아쓰기 혹은 직접 컴퓨터에 바로 써보는 활동중 어떤것을 더 추천하시나요?

Vivado Design Suite - HLx Editions Update 1 (4GB 정도)Vivado Design Suite - HLx Editions - 2018.3  Full Product Installation (19GB정도)Vivado Lab Solutions - 2018.3  Full Product Installation (여러가지 버전이 있는데, 수백 MB정도)어느것을 설치해야 할까요?

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================  펜타리눅스도 이용하기위해 우분투로 진행중인데 비바도는 켜지나 vitis가 켜지질안네요.. 명확한 오류내용이 없어서 구글링도 힘든데 어떤오류인지 알수있을까요?    

안녕하세요 🙂[1. 질문 챕터] : HDL 16장 실습편 9분 30초~ 의 시뮬레이션 wv 결과 화면[2. 질문 내용] : 시뮬레이션 결과를 보면 o_done과 현재 state가 reset_n이 0으로 입력되기 훨씬 전부터 각각 리셋되는 것으로 나타나는데 왜 이런 것인지 잘 이해가 되지 않습니다. (저는 don't care 'X' 상태가 reset_n=0전까지 유지될 것이라고 예상했습니다) 감사합니다.

안녕하세요 🙂[1. 질문 챕터] : [FPGA 8장] HW IP 를 제어하기 위한 AXI4-Lite Interface 이해하기 - 실습편 (HW Debug 를 위한 ILA 사용)에서 32분 38초정도에 run trigger for this ila core를 하면 50정도에서 중단되서 움직이지 않습니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : https://740280.tistory.com/37 이 링크대로 frequency 바꿔봤는데 그래도 그대로 멈춰있습니다. 

안녕하세요! MEM/WB 레지스터에 대해, data memory에서 나온 값과 ALU에서 나온 값의 타이밍에 대해 궁금한 점 있어서 질문 드립니다. EX/MEM 레지스터에서 나온 ALU 연산 결과는 다음 사이클에 바로 MEM/WB 레지스터로 이동하는 것은 이해했습니다.하지만, Data memory에서 값을 가져오는 경우, EX/MEM에서 Address를 받고 다음 사이클에서 값이 나오고, 그 다음 사이클에 해당 값이 MEM/WB로 이동하여 두 사이클이 걸린다고 생각했습니다.이러면 data load를 하는 경우는 5 cycle이 아닌 6 cycle이 소모된다고 생각했는데, 이렇게 생각하는 것이 맞는지 궁금합니다. 맞다면, Instruction 별로 소모되는 사이클이 차이가 생길 수도 있는지 궁금합니다.질문 읽어주셔서 감사합니다!

안녕하세요,Write response channel의 BRESP 의 활성화 시기가 궁금하여 질문남깁니다.axi protocol 문서를 읽어보았는데, 해당 문서에서는 OKAY 응답은 "the success of a normal access" 에 이루어진다고 나와 있습니다.  선생님께서는 강의 중에 Write가 정상적으로 되면 신호가 들어온다고 하셨는데, Master 에서 WDATA bit을 모두 받은 시점에서 OKAY신호가 들어오는건지, Slave에서 write를 완료했을때 OKAY 신호가 들어오는건지 궁금합니다. 읽어주셔서 감사드립니다.

보통 개발 보드에 JTAG이 따로 내장되어서 USB로 모든 것을 해결하는 경우도 많던데, 이 보드에는 JTAG도 따로 구입을 해야 실습이 가능한가요?

 [1. 질문 챕터] : 4장 마지막 부분[2. 질문 내용] : 안녕하세요 맛비님 강의 시청중에 사소한? 질문을 드리고싶어 작성하게 되었습니다. 터미널에서 10입력 이후에 계속해서 로그가 올라오는데, 어떻게 멈출수 있나요?음 그러니까 while(1)때문에 무한문 인것은 알겠는데, 이걸 정지하는 방법이 어디에 있는지 궁금합니다.없다면 어떤 방식으로 보드와 pc의 연결을 끊는 것이 가장 안전한 방법인지 알려주시면 감사하겠습니다! 일단은 vitis프로그램을 종료하는 것으로 마무리하기는 했습니다ㅎㅎ 좋은 강의해주셔서 감사합니다. [3. 시도했던 내용, 그렇게 생각하는 이유] : 영상에서는 따로 나와있지 않아서 여쭤봅니다! ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 맛비님chapter2 폴더의 build기준으로chapter2 안에 abc라는 폴더를 생성하고chpater2 안에 clock_gating_model.vabc 안에 tb_clock_generator.v 이 있다고 가정할때 build를 어떻게 수정해야 실행 가능할까요? 회사에서 rtl코드와 tb코드를 다른 폴더에 보관하라고 해서 부득이하게 질문드립니다.   

안녕하세요. 수업 잘 듣고 있습니다~너무 감사드립니다~ 한가지 궁금한게 있습니다.Zybo z7-20을 구매해서 FPGA 강의를 듣고 있습니다.Q1 : vivado나 vitis를 통해서 테스트를 완료하고 프로그램상 저장, 종료한 다음에보드의 전원을 그냥 Off 하면 되나요? 딱히 해야할 어떤 과정은 없는게 맞죠??

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================[1. 질문 챕터] : 9분 5초 [FPGA 5장] LED 깜박이기 (PL 영역을 사용해보자 + Clock Frequency 를 이해하고 계신가요?) - 실습편[2. 질문 내용] : UBUNTU 및 WSL재설치 및 초반 환경세팅 필수인가요?[3. 시도했던 내용, 그렇게 생각하는 이유] : 안녕하세요! Verliog1 강좌 수강 후 용량이 부족하여 새로운 컴퓨터에서 수강 진행하며 FPGA의 경우Widows에서 Vivado와 vitis를 깔아서 진행한다고 하셔서 위와 같이 진행중입니다. 혹시 Ubuntu와 WSL파일을 또 새로 깔아서 verilog1때 했던 세팅을 똑같이 진행해야지만 실습 진행이 가능한가요? 용량을 너무 많이 잡아먹어서 이거 역시 깔면 다른 프로그램 나중에 필요할 때 이용못할까봐 피하고 싶어서 그렇습니다.