안녕하세요 🙂재미있게 잘 수강하고 있습니다. 9장 실습에서 레지스터 4개 모두 쓰기, 읽기가 잘 되는 것을 확인하였습니다. 그런데, 보드에서 LED_0만 입력한 속도대로 깜박이고, 나머지 3개 LED는 제어가 되지 않습니다 (정확히 말하면 아주 천천히 깜박임). 해결 방안이 있을까요?Z7-10 보드, Vivado, Vitis는 2024.1을 사용하고 있습니다.

HIL_A35T보드를 구매했습니다.구매할때 실수로 악세사리를 누락했습니다.구매사이트 어딜 봐도 별도 구매할 방법을 못 찾았습니다.다 필요하진 않고,Max3232 모듈, w5500모듈, USB3.0 허브 를 구매하고 싶은데,방법 없을까요?

안녕하세요 며칠전까지 마이크로프로세서응용이라는 과목을 학교에서 zybo-Z7-20보드를 컴퓨터에 연결하여 vivado상 sdk를 주로쓰는 수업을 수강하였고, 다음학기에 ai가속기설계라는 과목을 수강할 예정이라 강사님의 강의를 방학동안 따라가면서 디지털회로설계자가 되기위해 노력하는 학생입니다. 오늘 강의를 처음 수강하였는데요, 저는 기존에 그냥 c드라이브에 vivado를 다운받아서 사용하였는데, 강사님은 리눅스 환경에서 새로 받아서 설치하시길래 그 이유가 궁금해서 이렇게 질문을 남기게 되었습니다. (다행이 무사 설치후 hello world가 프린트되는거까지 잘 확인했습니다!) 좋은 강의 감사드리며, 잘 따라가보겠습니다!  

안녕하세요. 컴퓨터를 새로 구매하여 다시 vivado를 다운받으려고 하는데 오류가 발생하여 질문드립니다. 우선 Vivado의 경우 영상에서 사용한 이전 버전을 다운 받을 수 없어 아래와 같은 최신 버전의 것을 다운 받았습니다.이후 영상을 따라 mobaxterm에서 코드를 입력하였습니다. 그런데 vivado 설치 시 아래와 같은 오류가 발생하였습니다. 구글링을 하여 에러에 대해 찾아봤지만, 해결책이 되는 건 없었습니다. 어떻게 해결해야 할까요? 

안녕하세요 🙂[1. 질문 챕터] : eg) 5장 10:30초쯤[2. 질문 내용] : 여기에서 출력값을 바로 OUTPUT으로 잡지 않고 reg를 통해서 잡아주신 이유가 있을까요? 단지 Testbench와 DUT의 관계를 설명하시기 위함인지 아니면 특별한 이유가 있는지 궁금합니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : 처음에 설계를 할 때always 문들에서 else 부분에 i_value를 저같은 경우네는 바로 o_value로 보냈을 것 같은데 reg를 한 번 거치신 이유가 궁금합니다.

안녕하세요 C드라이브에서 설치 했는데 용량이 부족하다고 진행이 안되네요 ㅠㅠ D드라이브에서 설치하도록 다시 설정하고 싶은데 잘 모르겠네요 도와주세요

🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.Hdl17장[2. 질문 내용] : o_done을 reg type으로 선언하신 이유가 궁금합니다[3. 시도했던 내용, 그렇게 생각하는 이유] :다른 신호들 처럼 wire type으로 선언하고 assign으로 상태 변화를 감지해도 되지않을까요?다음 always문장을 날려버리고// Step 3. always block to compute output // always @(c_state) always @(*) begin o_done = 0; // To prevent Latch case(c_state) S_DONE: o_done = 1; endcase endassign o_done = (c_state==S_DONE)?1:0 이렇게 코드를 정의해도 될것같아서 질문드립니다.o_done을 reg type으로 선언하신 이유를 잘 모르겠습니다.장점이 있어서 그렇게 하신걸까요?

안녕하세요 맛비님.FPGA 8장 실습을 진행하고 있습니다.환경은 아래와 같습니다.보드: ZYBO Z7-20VIVADO: 2024.01VITIS: Classic 2024.01 2022.01 이후 버젼 main.c 코드를 적용하여 사용했습니다.Makefile에 Code 붙여넣기도 해서 Build 진행시 이상없구요.Terminal 연결해서 UART 붙는 것 까지는 됐습니다만.. Launch Hardware 진행 후 UART창에서 아무 커맨드가 나오지 않는 현상이 지속됩니다..프로젝트, 파일 명도 맛비님 강의랑 동일하게 진행했는데 이유가 뭔지 모르겠네요..관련 증상에 대해 아시는 부분 있으면 답변 부탁드립니다.

안녕하세요 . 동영상 첫번째 그대로 설치 방법을 따라하는데 설치 과정에서 다음과 같은 에러가 발생합니다.오류 원인 및 해결 방안이 궁금합니다.감사합니다.(설치 버전은 영상과 동일한 버전을 설치하였습니다. ) This is a fresh install.Running in batch mode...Copyright (c) 1986-2024 Xilinx, Inc. All rights reserved.INFO - User has accepted the EULAs.ERROR - The value specified for Edition (null) is invalid. Valid edition names are "Vi vado ML Standard","Vivado ML Enterprise". Please specify a valid edition name using -e <edition name> or point to an install configuration file using -c <filename>. 

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요. 맛비님.좋은 강의 감사합니다.궁금한게 있습니다.AWADDR의 경우 핸드쉐이크가 발생될 때 변경될 가능성이 있어서 래치를 한다라고 강의에서 들은 것 같은데요.WDATA도 같은 이유로 변경이 될 수 있을 것이라 보는데 왜 AWADDR만 래치를 하는 건가요?wstate와 rstate가 가지는 RESET 상태는 있으나 없으나 동작은 같을 것 같은데 왜 존재하는 것인가요?감사합니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 궁금한 점이 있어서 문의드렸습니다.// D_FF (Case 1. sync reset) always @ (posedge clk) begin if(sync_reset) begin r_ff_sync_reset <= 1'b0; end else begin r_ff_sync_reset <= i_value; end end// D_FF (Case 2. async reset) always @ (posedge clk or posedge async_reset) begin if(async_reset) begin r_ff_async_reset <= 1'b0; end else begin r_ff_async_reset <= i_value; end endwaveform을 보면서 async는 초기화가 되어 신호가 '0'이 됩니다. 그런데 sync는 clock이 활성화 되면서 0이 아닌 바로 1로 시작하는 이유가 궁금합니다!(다시말하면, DUT에서 sync와 async의 clock 신호가 활성화 될 때의 차이만 있는데 활성화 될 때는 async와 sync의 활성화 value가 다른지 궁금합니다!)(영상에 waveform 영상은 10:57 쯤부터 재생이 됩니다.)

안녕하세요 맛비님강의 수강중 궁금한점이 생겨 질문드립니다 CNN의 구조에서 이미지의 특징을 추출하는 부분이 있고, 추출한 feature map->fully connected layer를 통해 분류하는 부분이 있고, ..이런 과정으로 이해했는데요 하나의 NPU안에 fully connected layer, ReLU 등 모든 CNN의 모든 layer가 포함되어 있는건지, 아니면 NPU는 output feature map만 연산하고 그것에 대한 분류는 소프트웨어를 사용하는지 잘 모르겠습니다    =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요RGB 각 8bit 및 Vsync, Hsync, DE data 28bit를 OSERDES를 이용해서 LVDS 출력으로 보내려고 합니다.그러려면 어떻게 접근 해야 하나요?clk_in : 525Mhzclk_div_in : 75Mhzdata_in : 28bit 입니다.조언 부탁드립니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================vivado는 잘 열리고요 ./build 명령어 입력 시, #include <string.h>에서 문제가 발생하는 것으로 보고 g랑 g++ 툴체인이 잘 깔려있나 확인했나 봤더니 g++ 버젼확인이 안되더군요 그래서 g++ 설치가 안되어있구나 구글링해보고 별 짓을 다 해보았는데 잘 안되네요혹시 도움 주실 수 있을까요?제 OS는 다음과 같습니다 당연히 apt-get update, upgrade 해보아도 별 소용이 없더군요 버젼을 높여야하는 wsl 우분투의 버젼을 높여야하는 걸까요? 

안녕하세요 다름이 아니라 이런식으로 4096이 넘어갈때만 4kboundary규칙을 적용하게 코드를 작성했는데 왜 강의에서 case5에서 transfer byte가 10240일때를 보면 4k바운더리 규칙이 적용되는 구간이 여러번 등장하게 되는데 그러면 8192인 값에서도 4k boundary 규칙이 적용된다는 것인데 왜 적용되는 지 모르겠습니다..!wire [12:0] addr_4k = 13'h1000; assign is_4k_boundary_burst = (last_addr_in_burst > addr_4k[12:AXI_DATA_SHIFT]);

안녕하세요.37장 data bit width 부분에서 DDR memory 와 DMA 의 전송 속도 차이를 설명하실때 DDR3 가 8533Mb/s (bitpersec) 의 전송 속도 즉 1066MB/s (bytepersec) 가지므로 1cycle 당 1byte 의 전송속도 를 가지며 결과적으로 1GB/s 로 DMA 의 전송속도인 800 MB/s 가 이에 살짝 못미친다고 하셨습니다. 물론 표에서는 8533Mb/s 라고 나와있지만 Mb/s(bitpersec) 가 아닌 MB/s(bytepersec) 여야하는것 아닌가요?데이터 속도도 1066MT/s 이므로 먄약 Mb/s 이면 transfer 한번당 8bit 라는 소리인데... 아무래도 일반적인 data width 인 64bit(8byte) 가 맞는것 같습니다.결과적으로 DDR의 전송속도도 DMA 의 800 MB/s 보다 훨씬 빠른 8GB/s 고요.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 맛비님 Matbi_rdma.v 모듈의 R FSM 코드 부분을 수정할 필요가 있는 것 같은데 혹시 제가 잘못 알고 있는 것이라면 알려주실 수 있는지 여쭤보기 위해 질문드립니다.제가 지금 파악한 문제는 c_state_r이 어떠한 경우에도 다시 S_IDLE 상태로 갈 수 없다는 것입니다.always @(*) begin n_state_r = c_state_r; case(c_state_r) S_IDLE : if(ar_fifo_empty_n) n_state_r = S_RUN; S_RUN : if(is_burst_done_r) begin if(ar_fifo_empty_n) begin n_state_r = S_RUN; end else begin n_state_r = S_IDLE; end end endcase이 부분에서 is_burst_done_r이 1이라면 마지막 Rdata가 들어오고 있는 중이고(아직 capture 전) 이 상황에서 FIFO안의 해당되는 ARLEN이 아직 빠져나가지않아 비어있지 않으므로ar_fifo_empty_n이 무조건 1입니다.그래서 n_state_r = S_IDLE; 이 구문이 절대 실행되지 않는다는 것입니다. 파형에서도 모든 데이터를 다 받고나서도 여전히 S_RUN 상태에 머물러있는 것을 확인하였습니다.물론 무손실 데이터 전송에는 영향이 없겠지만 만약 현업에서 이 정도는 수정해야 필요성이 있다고 보시는지 의견 부탁 드립니다!+ 이에 제가 생각한 방식대로 코드를 수정해보았는데 옳은 결과인지 확인부탁드립니다!코드 수정 전에는 r_hs의 falling edge에서 여전히 state_r이 1이었으나 사진을 보시다시피 수정 후 0으로 제대로 떨어지는 것을 확인하였습니다. 혹시 제가 잘못생각하는 부분이 있다면 지적 부탁드립니다. 긴 글 읽어주셔서 정말 감사드리고 정말 맛비님 덕분에 설계실력이 늘어가는게 체감이 되어 너무 행복합니다. 항상 감사드리며 양질의 강의 앞으로도 부탁드리겠습니다!코드 수정내용은 이러합니다!if(is_burst_done_r) 조건 부분 제거

비바도에서 o_sec 도 볼수 있도록 zoom 하는 방법은 없을까요?그리고 아랫쪽의 노란색 눈금 나오게 할려면 어떻게 해야 할까요? 

커리큘럼에 있는 실습 자료를 다운받아서 목차를 보았더니 실습 자료와 일치를 하지 않습니다. 어떻게 해야 할까요?

실습 프로젝트 영상을 보면 zybo z7-20로 진행한다고 하였습니다. 다른 기판으로도 수업 그대로 따라가는거 가능할지요?