묻고 답해요
141만명의 커뮤니티!! 함께 토론해봐요.
인프런 TOP Writers
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
설치
제가 3일동안 이 설치만 하고 있는대요삭제하고 다시 다운한것만 몇번인지 모르겠네요하다가수강자분이 정리하신 가이드도 다 따라했고설치영상보고 모두 다 똑같이 따라하는중인대도 안되네요 문제가 뭘까요현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
-
해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
AXI4-Lite IP를 통해 Memory와 Register에 Write하는 과정에서 질문드립니다.
안녕하세요.AXI Protocol 공부하면서, Data Sheet와 병행해서 수업 듣고 있는데 AXI4 Lite IP Core 내부에 Regiter Address 관련되어서 의문사항이 있어서 Q&A 올렸습니다.Data Sheet에는 Register Map이 따로 표기가 안되어 있던데 해당 부분은 Xilinx에서 IP를 만들 때, Register Address를 이렇게 사용하겠다고 따로 정의내린 부분인 건가요?또한 0x0008로 counter를 입력받고 0x000C로 접근하여 BRAM에 Write/ Read하는 별다른 이유가 있을까요?
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
제가 재설치만 7번은 시도한거 같아요....
gui 모드로 결국 경로까지 따라해서 설치해서 성공해도 그 이루에 vivado를 실행하기 위한 단계에서 vivado & 을 쳐도 계속 "command not find" 라고만 뜨고.... 근데 standard 모드로 설치는 제대로 했거든요...설치 끝내고 root 계정에서 빠져나온 바로 이후입니다.... xilinx는 2022.2 버전이에요. 용량은 넉넉해서 문제없이 설치 했고요... 진짜 환장하겠습니다.ㅠㅠ 이거 빨리 수업듣고 기한까지 프로젝트 완성해야 하거든요ㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠ
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
설치
vi /root/.Xilinx/install_config.txt # 생성된 config 파일을 편집함.이부분에서 잘못된거 같아서 다시 실행 했는데 이렇게 나오는대 혹시 여기서 어떻게 해야할까요??esc -> enter 누르면 이렇게 나옵니다 다시 설치 했는대 이렇게 나옵니강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
-
해결됨ARM Cortex-M 프로세서 프로그래밍
Thumb2 기반 ldr r0, [PC, #imm] 명령어 해석법 질문 드립니다.
강의 잘 보고 있습니다.주소 지정 작업을 위해 기본 레지스터로 사용될 경우 왜 항상 4바이트 정렬해야하나요?강의 마지막 부분에서 나온 예를 보면0x08000632에서 로드 명령을 실행하는 동안 PC 레지스터는 0x08000636로 읽지만-> 파이프라인 구조니까 0x08000632에서 실행하는 동안 PC의 값은 Thumb의 경우 +4, Thumb2의 경우 +8가 될 것으로 생각이 됩니다.ldr...[pc]의 기본 주소는 Align(0x08000636, 4), 즉 0x08000634이다.-> 왜 4바이트 정렬을 해야하는지 이해가 가지 않습니다.
-
미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Bitstream이 생성이 안돼서 질문드립니다!
안녕하세요 맛비님. LED 깜빡이기 실습을 하는 과정에서 맛비님이 올려주신 코드로 실행을 했는데 Bitstream 생성 과정에서 다음과 같은 오류가 떠서 진행이 안되네요 ㅠㅠ혹시 어떻게 해결해야하는지 알 수 있을까요??
-
미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Clock, Uart
ZYNQ7 Processing System IP에서 Clock을 제거를 하였는데 그렇다면 Hello World는 어떤 Clock으로 동작하는건가요?ARM 프로세서 자체 클락인가요?또한 XDC 파일을 추가해주지 않았는데, uart 사용이 어떻게 가능한것인가요?
-
미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
FPGA 실습파일 다운로드 OneDrive 비밀번호가 무엇인가요?
=================강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
-
해결됨ARM Cortex-M 프로세서 프로그래밍
ARM, thumb, thumb2 관련 질문 드립니다.
안녕하세요. 강사님. 강의 잘 보고 있습니다. 질문이 있는데요.ARM 명령어와 thumb명령어가 존재하는 프로세서는 branch할 때 주소의 LSB의 값을 보고 해당 주소의 명령어가 thumb인지 ARM 명령어인지 구분한다고 이해하고 있습니다.ARM 명령어는 32비트이고 thumb 명령어는 16비트라 명령어 구조가 달라 구분이 필요하다고 생각합니다.여기서 질문이 있는데요.1. thumb2 명령어는 32비트 명령어로 알고 있습니다.그러면 thumb 명령어와 thumb2 명령어의 구조 또한 다를텐데 이 둘은 구분이 따로 필요 없는건가요?강의를 보면 thumb 명령어나 thumb2 명령어나 주소로 branch할 때 무조건 1을 더하라고 말씀하셔서요. 2. 작성된 코드를 컴파일러가 어셈블리언어로 변환하는데, 이 때 컴파일러의 판단?에 따라 thumb명령어와 thumb2 명령어가 섞일 수 있는 것으로 알고 있습니다.만약 thumb와 ARM 명령어를 지원하는 프로세서에서는 컴파일할 때 thumb 명령어와 ARM명령어가 섞일 수 있나요?아니면 명시적으로 이 부분은 ARM 혹은 thumb 명령어로 컴파일하라고 명시적으로 지시해야하는 건가요? 3. 2번 질문에서 컴파일러에 따라 ARM 명령어와 thumb 명령어가 섞인다면 어셈블리어로 프로그램을 작성할 때, branch 명령어를 사용할 때 문제가 있지 않나요?예를 들어adr r0, function1blx r0위처럼 작성을 했을 때, 컴파일러가 function1을 ARM 명령어로 컴파일할지, thumb명령어로 컴파일할지에 따라 Hardfault 익셉션이 발생할 수도 있을 것 같아서요.
-
해결됨ARM Cortex-M 프로세서 프로그래밍
cmp r0, #0 실행시 상태 레지스터의 C = 0b1이 되는 이유가 무엇인가요?
강의 잘 보고 있습니다.궁금한게 있어서 질문 드립니다.제가 알기론 cmp 명령어를 실행하면 오퍼랜드끼리 빼는 것으로 알고 있습니다.따라서 cmp r0, #0시 Z flag가 1이 되는 것은 이해가 갑니다. 0 - 0 을 뺀 결과도 0이니 Z flag가 1이 되겠죠.근데 C flag가 왜 1이되는지는 이해가 가지 않습니다.이유가 무엇인가요?
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
there is not enough disk space to install
tools 파일에 vivado 설치하려고 했드니만 파일의 디스크 용량이 턱없이 부족하답니다..그래서 설치 최종단계로 넘어가질 못해요.
-
미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
8장 vitis에 대하여
맛비님 안녕하세요, vitis 관련 궁금사항이 생겨 글 남깁니다. 헤더파일을 확인해 보던 중 sleep함수의 헤더파일이 zynq_fsbl_bsp 안에 include 되어있는것을 확인했습니다.저희가 ip를 만들고 HW export를 진행한 것을 vitis에 올리는 것으로 알고있는데, 그러면 zynq 내부에 sleep 함수에 관한 내용을 포함하고 있다 라고 생각하면 되는지 궁금합니다.
-
미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
[4장] Vitis Run as Hardware 연결 거부 문제
안녕하세요. 현재 FPGA 강의 진행중에 문제가 생겨서혼자 해결해보려 이것저것 시도하다가 해결이 안되어서 질문 글을 올리게 되었습니다.Hello_Matbi_World 강의 막바지에 Build Project후 Run as Hardware를 진행하였을 때 다음과 같은 오류가 발생하며 진행이 되질 않고 있습니다.방화벽을 끄면 해결된다는 얘기가 있어서 다 끄고도 진행해보았는데 해결이 되질 않아서 조언을 얻고자 글을 올려봅니다.추가++) 현재 툴은 2022.2 버전 사용 중입니다.보드 또한 zybo z7-20을 똑같이 사용 중입니다.4장에서 해당 부분 이전까지는 맛비님과 모두 동일하게 진행하였고, 문제 또한 없었습니다.
-
해결됨ARM Cortex-M 프로세서 프로그래밍
AAPCS 관련 질문 드립니다.
안녕하세요. 강사님.강의 잘 보고있습니다.실습 진행 중 궁금한게 있어서 질문 남깁니다.아래 그림은 result = max(b, a); 를 실행하기 전 레지스터입니다.아래 그림은 max 어셈블리 함수 내용입니다.bx lr가 실행되기 전까지 레지스터 상태를 보면 별 문제 없어보이는데요.문제는 저 라인이 실행한 후입니다.레지스터 셋을 보시면 갑자기 r3값이 변하는 것을 확인할 수 있습니다. AAPCS를 보면 result값은 r0 또는 r1인데 말이죠.제 함수에 문제가 있어보이지는 않는데 무엇이 문제인지 혹시 알 수 있을까요?
-
해결됨ARM Cortex-M 프로세서 프로그래밍
pipeline stall 현상 방지에 관한 질문
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.안녕하세요. 강사님.강의 잘 보고 있습니다.질문이 있습니다.blanch 코드의 경우 pipeline stall이 발생할 수 있다하셨습니다.아래는 예제입니다. cmp r0, r1 bge 1f 만약 이 명령어가 실행된다 가정하면blt 2f1:bx lr2:mov r0,r1...3-stage pipeline일 때 각 단계를 보면 아래처럼 될 것으로 생각이 듭니다.E bge 1fD blt 2fF bx lrExecute 에서 갑자기 분기를 했으니 그 전에 있던 Fetch Decode 값이 의미가 없다?라고 생각하고 버리겠죠. 이게 pipeline stall로 이해하고 있는데it 명령어는 왜 pipeline stall이 없는 명령어인지 이해가 되지 않습니다.다음에 실행될 명령어를 미리 안다? 생각해도 Decode 단계에서 해석을 해야 가능할 것 같은데, 그렇다면 pipeline stall이 발생할 것 같아서요.제가 잘못 이해하고 있는건가요?
-
미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
[FPGA 13장] 16regster = Address width는 왜 6인가요?
안녕하세요.Register 16개를 사용한다고 했는데,왜 Address width가 6 인지 모르겠습니다.Address Map에서 Base Address는 4씩 증가하는데,Address width가 6인게 이해가 안됩니다 ㅠ
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
chapter 20. BRAM 1 cycle latency 질문 드립니다.
Chapter 20/simple_bram_ctrl.v 파일 line 138에서 궁금한 점이 있어서 질문 드립니다! // 1 cycle latency to sync mem output always @(posedge clk or negedge reset_n) begin if(!reset_n) begin r_valid <= 0; end else begin r_valid <= o_read; // read data end end 위 코드에서 1 cycle(10ns) delay가 발생하는 이유가 TestBench 코드에서 True DPBRAM 모델에 데이터를 Write하도록 wiring했고, DPBRAM 모델에서 Read나 Write를 하려면 1cycle이 걸리니깐, 파형이 1 cycle 뒤로 밀린 waveform이 나오는 것이라고 이해했습니다.Q1. 제가 맞게 이해한 것인가요??Q2. 그렇다면, Write를 하는 과정에서도 1 cycle이 delay 되는 것이 맞나요??
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
ubuntu 완전 삭제 후 재설치
c드라이브에 용량이 부족해서 강의 0장에 하단에 커뮤니티 링크를 참조하여 우분투 완전삭제를 진행하고 다시 다운하여 처음 부터 진행하려고 했으나 아래 사진과 같은 문제가 발생하여 진행이 안됩니다. 처음에 할 때는 제대로 install 도 되고 잘되었는데 다시 하려니깐 진행이 안되네요,,10시간 정도 방법도 찾아보고 생각도 해보았지만 검색해도 잘 안나오고 방법을 모르겠습니다...원래는 installing하고나서 ubuntu파일 내에도 들어갈 수있는데 다시 할때는 저런식으로 뜹니다.
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
counter 질문입니다
=================강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================강의의 코드에서 #100 reset가 되기전 clk이 #5마다 바뀐다면 always문이 돌아가고 그때의 o_cnt나 o_cnt_always는 x값이라고 표시가 됩니다 그렇다면 +1계산은 되고 있으나 X값인건가요 아니면 +1계산 자체를 하지않나요?(애초에 필요가 없으니 하지않을수도 있다는 생각이들어서요)
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
설치 오류 사항
Failed to create the hard link /home/matbi/tools/Xilinx/Vitis_HLS/2022.2/tps/lnx64/binutils-2.37/opcodes/.deps/pj-dis.Plo pointing to /home/matbi/tools/Xilinx/Vivado/2022.2/tps/lnx64/binutils-2.37/ld/.deps/eavrxmega3.Po. /home/matbi/tools/Xilinx/Vitis_HLS/2022.2/tps/lnx64/binutils-2.37/opcodes/.deps/pj-dis.Plo -> /home/matbi/tools/Xilinx/Vivado/2022.2/tps/lnx64/binutils-2.37/ld/.deps/eavrxmega3.Po: Invalid argument 설치 과정 끝에 이런 에러가 나타납니다. 문제가 뭔지 알 수 있을까요