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해결됨설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
F/F BRAM delay 질문
안녕하세요 HDL 32 장 1부 4분 30초쯤에 설명에 대한 표현이 헷갈리는 부분이 있어 질문을 올립니다.이전 시즌 1의 20장에서 BRAM 을 설명하실때 BRAM 을 설계할때 F/F 을 사용하므로 1cycle delay 가 있다고 하셨습니다.그렇다면 마찬가로 우리가 axi4-lite 의 register 는 flip flop 으로 구성되어있으므로 바로 준비가 되는것이 아닌 1cycle delay 가 있어야 하는 것 아닌가요? 다시 말해BRAM 의 write, BRAM 의 read 그리고 AXI4-lite read 모두 flip flop 으로 구성 되어있으므로 address 가 들어오면 다음 posedge clk (1cycle delay) 에서 data 를 보내는것 (세가지 각각 we == 1, we ==0, AR HS == 1 인경우) 아닌가요?
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해결됨시스템 소프트웨어 개발을 위한 Arm 아키텍처의 구조와 원리 - 1부 저자 직강 (2024년 버전)
강의 자료 관련 문의
안녕하세요.강의 자료와 관련된 질문이 있어 문의드립니다. 교안 파일을 열었을 때, 아래와 같이 글씨가 점으로 나타나는 현상이 있습니다.확인 부탁드립니다.감사합니다.
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
AXI4-Lite vs APB
안녕하세요. 맛비님. AMBA 인터페이스에 대해서 Overview 느낌으로 이것 저것 찾아보고 있는데요. 궁금증이 있어 질문드립니다. AXI4-Lite와 APB 인터페이스가 Peripheral Register를제어하는 용도로 보통 사용되는 것으로 알고 있는데요. 둘 중에 선택권이 주어진다면, 어떤 점을 보고 선택해야 할까요? 장단점이 궁금합니다. SoC를 구성할 때 AHB - Bridge - APB로 시스템을 구성하는 블록도는 많이 볼 수 있는데, AXI와 다른 인터페이스를 혼용하거나 하는 경우는 본 적이 없어서요. 혹시 버스 아키텍쳐를 설계하는 관점에서 참고할만한 자료가 있을까요? AHB vs AXI4는 찾아보면 자료가 꽤 나오는 것 같은데, APB와 AXI4-Lite를 비교하는 자료는 별로 없네요.ㅠㅠ 감사합니다.
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해결됨시스템 소프트웨어 개발의 모든 것 - 시스템 반도체와 전기 자동차 중심
진로 관련 질문있습니다
우선 저는 비전공자이며 웹 개발을 공부하고 현재는 IT 계열 회사에 취업하였습니다물론 개발쪽 회사는 아니지만 제가 시스템 소프트웨어 개발쪽에 흥미가 생겼고 마침 이러한 강의가 나왔네요제가 로드맵을 따라 수강 후 시스템 소프트웨어 개발자로 새로 취업하기 위해선 제가 어떠한 것을 더 해야하나요?배운 내용을 바탕으로 따로 결과물을 만들어야 하나요?
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미해결ARM Cortex-M 프로세서 프로그래밍
명령어 fetch
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 강사님 안녕하세요? 위의 질문과 유사하지만 더 명확하게 하고 싶어 질문 남깁니다. 강의에서 CORTEX-M 시리즈는 명령어를 항상 32bit 단위로 fetch. 여기서 1)명령어가 Thumb-2 32bit이면 명령어 1개가 실행. 2)명령어가 Thumb or Thumb-2 16bit 명령이면 명령어 2개가 동시에(순차적으로) 실행. 제가 이해한게 맞을까요?3)32bit 단위로 fetch하니깐 PC 레지스터의 값은 항상 4씩 증가하나요? 감사합니다.
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
xdc 파일 clock signal 질문
안녕하세요. 맛비님. 강의를 수강을 다 한 후 공부하면서 생긴 궁금증입니다. IP를 생성하여 ZYNQ를 불러와 clock을 100MHz로 설정하시는 것으로 이해하고 넘어갔는데, XDC파일에 있는 clock signal은 각각 무슨 역할을 하는 것인가요?
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
설치 후 오류로 인해 재설치
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요 맛비님.설치 영상을 보면서 2022.2 버전 설치를 해봤습니다.그런데 vivado를 실행하는 것까지는 되는데 새로운 블록도를 만들기 위해서 ip를 올리기만 하면 vivado가 멈추면서 어떤 것도 할 수 없는 오류(?)가 발생하고 있습니다.(zynq 프로세서 ip를 올리니 vivado 화면이 멈춰서 작업 관리자에서 강제 종료 밖에 안되네요) 그래서 무슨 오류인지 몰라서 아예 다운 받았던 것들을 전부 지우고 새로 재설치를 해보고 싶습니다.그런데 제가 리눅스를 사용해보는 것이 처음 인지라 삭제를 하려면 어떤 것을 삭제 해야 하는지, 우분투도 삭제 해야 하는 건지, mobaxterm도 삭제 해야 되는 건지 모르겠더라고요. 허접한 질문이지만 혹시 삭제 과정도 알려주시면 감사하겠습니다ㅠ
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
직접 만든 파일 실행하기
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================간단한 질문입니다. 직접 설계(코드 작성)를 하고 그 파일을 실행하기 위해서는 어떻게 해야할까요?제가 vi practice.v로 설계를 하고 실행시키기위해 build파일을 복사하여 vi run에 붙여 넣은 뒤 xvlog ./practice.vxelab practice -debug wave -s practicexsim practice -R # do not check waveform위와 같이 수정을 하였습니다.그리고 ./run을 하니ERROR: [XSIM 43-3225] Cannot find design unit work.practice in library work located at xsim.dir/work.ERROR: Please check the snapshot name which is created during 'xelab',the current snapshot name "xsim.dir/practice/xsimk" does not exist이러한 매세지가 떴습니다. 무엇이 문제일까요?..
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
./build 실행 Failed to open handle xvlog.log
Failed to open handle xvlog.log , Failed to open handle xelab.log 라고 뜹니다.소스 코드도 추가 작성하였습니다.root로 들어가서 해봤을 경우 아래와같은 오류가 뜹니다.무엇이 문제일까요?.. 우선 vivado 실행을 할 경우는 잘 작동합니다. 하지만 ./build에서 오류가 뜨는 상황입니다.
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해결됨[임베디드 입문용] 임베디드 개발은 실제로 이렇게 해요.
FND제어 실무노하우3강에서
FND제어 실무노하우3강에서 8분43초쯤에 8비트로 쪼갠다고 하셨는데 왜 if문은 전체 비트가 아니라 msb만 보고 참 거짓을 판단하는지 잘 모르겠어요
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해결됨ARM Cortex-M 프로세서 프로그래밍
lr 레지스터 LSB 값
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 꼼꼼한 강의에 항상 감사드립니다!강의 중에 lr 레지스터에 저장된 값의 LSB가 1이면 Thumb 명령어라고 하셨는데 Thumb2 명령어는 따로 구분하는게 있나요?
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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
코드 작성 방식에 따른 합성 결과
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
chapter17 tb_fsm_counter_test.v 코드 질문드립니다.
// reset_n gen $display("Reset! [%d]", $time); # 100 reset_n <= 0; # 10 reset_n <= 1; # 10 @(posedge clk);tb_fsm_counter_test.v파일의47line인 "@(posedge clk);" 문장에 대한 질문입니다.왜 reset_n신호를 셋팅해주고 난다음에 "@(posedge clk);" 구문을 적어준 의미가 있을까요?? 해당 always문장에 아무내용도 없이 종료한 이유와 의미가 궁금합니다!.감사합니다
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해결됨[임베디드 입문용] 임베디드 개발은 실제로 이렇게 해요.
내힘으로 LED회로 만들어서 제어하기2 강좌
안녕하세요.내힘으로 LED회로 만들어서 제어하기2 강좌에 4분 28초에 gpio pull up pull down이 의미하는게 pull up 저항 pull down 저항을 의미하는게 맞나요?? 그렇다면 led회로 구성이 pull down 으로 구성이 돼있는데 왜 gpio pull down이 아닌 gpio pull up으로 세팅하신건가요?감사합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
맛비님의 AI HW강의 관련 질문 드립니다.
맛비님 안녕하세요! 열심히 verilog s1, fpga s1 수강하고 verilog s2까지 수강중인 학부생입니다.본 강의 관련 내용은 아니지만, 맛비님의 또다른 강의인 AI HW 강의에 대해 궁금한 점이 있어 질문드립니다. 저는 현재 전자공 학부 4학년으로 졸업작품으로 [Ai를 활용한 안전 운전 장치(졸음, 음주 감지)]를 준비중에 있는데요. 제가 구현하고자 하는 것은 간략하게 AI를 활용해서 운전자의 졸음을 감지하는 것입니다.이를 제가 가지고 있는 Zybo z7-10으로 구현해보고자 조사 중인데 이 동작을 FPGA에서 전부 구현할 수 있는지, FPGA로 HW가속기를 구현하여 AI 연산만을 수행하게 할 수 있는지 등 저 스스로 접근하는데에 어려움을 느껴 맛비님의 AI HW 강의가 이에 도움이 될 지 궁금하여 질문드립니다. 당연하게도 강의를 듣고 그 내용을 내 것으로 만들어서 저의 실력으로 활용하는 것은 제 몫이지만 아무래도 이 분야의 초급자인 제가 커리큘럼만을 보고 판단하는 것 이상으로 맛비님의 시선에서 봤을 때 적절할지가 더 의미있는 판단이 될 것 같기도 합니다. AI HW가 뜨거운 주제이고 관심이 있는 만큼 이 강의를 여유가 있을 때 들을 생각이였지만 이번에 맡은 프로젝트를 위해 큰 도움이 되는 강의라면 이번 학기에 AI HW 강의까지 병행하여 열심히 공부해봐야겠네요. 항상 너무 질 좋은 강의 감사드리고 이 분야를 진로로 삼으려는 학생들에게 정말 좋은 기회가 되는 강의 만들어주셔서 감사드린다는 말 드리고 싶습니다!
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미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
9장 generate문 질문
안녕하세요 맛비님강의에 generate문에 대해 배우며 궁금한 점이 생겼습니다verilog에 generate for~ 문이 아닌 그냥 for문도 존재하고, 이를 통해 하드웨어가 합성된다고 알고 있는데요generate for~ 문과 그냥 for ~문을 사용했을 때 합성되는 하드웨어의 차이가 궁금합니다. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결ARM Cortex-M 프로세서 프로그래밍
Disassembly 창 문제
Debug를 하고 처음 Disassembly 창을 열면 정상적으로 코드들이 보이지만 여기서 추가로 Debug나 Terminate And Relaunch를 하게 되면 아래 그림과 같이 No debug context라고 뜨면서 코드들이 보이지 않습니다. 이를 해결하는 방법이 있을까요?
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
시즌1 메모리컨트롤러 설계
안녕하세요. 맛비님. 시즌1에서 간단한 메모리 컨트롤러를 설계를 해보았는데 이 메모리 컨트롤러 설계가 메모리반도체에서 쓰이는 그 메모리컨트롤러 설계와 유사한 거라고 보면 될까요?? 감사합니다.
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해결됨[임베디드 입문용] 임베디드 개발은 실제로 이렇게 해요.
온도계 인식이 안 됩니다
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 자주 묻는 질문에 혹시 답이 있을 수 있어요.- 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 하드폴트도 나고 무한루프도 돌고 하다가 디버깅을 해서 원인을 찾아냈습니다. 온도계를 제대로 연결했음에도 인식을 못 하는 문제가 발생해서 Ds18b20_Init()을 넘어가질 못 하고 있습니다. 문제는 저번에는 간헐적으로 연결이 되긴 됐어서 온도계 문제인지 다른 게 문제인건지 알기가 힘듭니다. 다른 온도계라도 구해서 달아봐야할까요?
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
vitis 질문
안녕하세요. vitis를 사용하는 데에 있어서 C언어를 사용하였는데, C#도 적용할 수 있나요? 가능하다면 C#을 바로 적용할 수 있는 것인가요?
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