묻고 답해요
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
./build시 Permission denied
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 노트북을 새로 구매해서 다시 작업 환경 세팅중인데 사진과같은 문제가 발생하여 질문드립니다.
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해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
파일 경로 설정
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================즐거운 연말 보내시는 와중에 별거아닌 질문을 드리는것 같아 죄송합니다 ㅠㅠ [진행사항]Verilog HDL 1 강의를 수강하며, C드라이브에 Linux 환경을 구축한 뒤, 실습파일을 다운받아 실습을 진행했습니다.이번 FPGA 강의를 수강하게 되며 VItis 설치를 하게 되었는데, C드라이브의 용량이 부족하게되어 D드라이브를 새로 구축하였습니다.이후 Vitis (Window)를 D드라이브에 설치 후 정상동작함을 확인하였습니다. [질문사항]제공실습 파일을 넣으실 때(강의 01:48), C드라이브의 FPGA라는 파일에 넣으셨는데, D드라이브에서 진행하게 될 경우 똑같이 D드라이브 내에 FPGA라는 파일을 생성하고 실습을 진행하면 되는지가 궁금합니다.Vivado 프로젝트 실행 후, Project 생성 시, 파일경로가 C드라이브로 자동설정되는데 기존 파일이 있는 D드라이브로 잡아줘야 하는지 궁금합니다. 아래에는 C드라이브, D드라이브 경로 사진입니다.[C드라이브] [D드라이브]혹시나 잘못 건드렸다가 파일경로가 꼬일까봐 일단 대기하고 있습니다.. ㅠㅠ
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미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
강의내용 질문
안녕하세요 맛비님 강의 수강중 궁금한점이 생겨 질문드립니다아직 5강까지 밖에 수강을 안해서 이후의 강의에 질문에 대한 답변이 나올 수도 있을것같아요주로 학습은 GPU, 추론은 NPU->HW가속기 설계자는 추론을 어떻게 진행할지에 대해 고민하는 사람들이고, 알고리즘 엔지니어로부터 이미 완전히 학습된 weight, bias 등을 받고 학습 과정에는 참여하지 않는다고 이해했는데, 맞나요?필요한 weight의 갯수가 많다면 칩에 필요한 핀의 갯수가 엄청 많아질 것 같은데, 직렬통신으로 weight를 보낸다던가 해서 핀의 갯수를 줄이는 방식이 사용되나요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결시스템 소프트웨어 개발을 위한 Arm 아키텍처의 구조와 원리 - 1부 저자 직강 (2024년 버전)
MOVS 명령어 질문
안녕하세요. "MOVS PC, LR" 명령어 수행시에 무조건 SVC모드로만 전환되는 것인지 아니면 다른 모드로도 전환될수 있는 것인지 궁금합니다.
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미해결시스템 소프트웨어 개발을 위한 Arm 아키텍처의 구조와 원리 - 1부 저자 직강 (2024년 버전)
여러 가지 질문
안녕하세요 여러 질문 사항이 있어서 글을 올립니다. 부트로더를 개발하는 상황이 잘 이해되지 않습니다. 현업에서 어떤 상황에 부트로더를 개발하는지 궁금합니다. 예를 들어서, 새 제품 개발시에 새로운 Soc를 사용하게 되어서 부트로더를 새로 개발하는 것인지 등에 관해서 입니다.#imm 에서 imm은 어떤 단어의 약자인지분기 명령어중에서 bl과 달리 b 명령어는 링크 레지스터에 복귀할 주소를 저장하지 않으니 함수를 호출한(b명령어를 실행한 다음 명령어) 주소로 복귀하지 않는 것인지답변해주시면 감사하겠습니다.
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해결됨[임베디드 입문용] 임베디드 개발은 실제로 이렇게 해요.
보드의 D1 LED는 어떻게 제어해야 하나요?
D1 LED가 처음부터 계속 켜져 있어서 배운데로 제어해보려고 하는데, 회로도상에서 D1 LED에 연결된 pin이 안보이네요. 어떻게 해야할까요?
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미해결시스템 소프트웨어 개발을 위한 Arm 아키텍처의 구조와 원리 - 1부 저자 직강 (2024년 버전)
ADC, SBC 어셈블리 명령어(4.2.2.4강)
안녕하세요. 캐리가 발생하는 SBC 연산 상황을 실제 숫자 예시로 들어주시면 감사하겠습니다. "캐리가 발생하는 상황" 이 이해되지 않아서 요청드립니다. 또한 캐리를 설정한다는 것이 어떤 의미인지 설명을 요청드립니다.
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미해결시스템 소프트웨어 개발을 위한 Arm 아키텍처의 구조와 원리 - 1부 저자 직강 (2024년 버전)
ARMv7 범용레지스터
안녕하세요. 레지스터 관련해서 질문이 있습니다.이전 강의에서 ARMv7에서 R0 ~ R15 레지스터에 대해서 설명을 들었습니다. 이 레지스터들도 범용레지스터라고 명칭했었는데 요번 강의에서 W0~W30이라는 범용 레지스터가 또 등장한네요. R0~R15 와 W0~W30 레지스터의 차이가 무엇인가요?
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
cascade구조를 활용한 Watch의 Delay
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================이제 Watch만 들으면 1회독 끝나고, FPGA 강의와 함께 2회독을 돌릴 예정입니다 ㅎㅎ 강의를 수강중에 질문이 생겨 물어보고자 글을 쓰게 됐습니다.[이해한 부분]코드에서 Delay를 고려하지 않는다면 D-F/F에 의해 1 Cycle의 Delay가 발생하게 된다. (육안으로는 확인하기 쉽지 않다. 100만분의 1초)이를 보정하고자 코드 내 Delay 2정도를 감안하게 해주는 코드를 입력한다.[궁금증]제가 배우기론 Critical Path에 의한 딜레이도 존재하고, 복잡한 Logic일수록 영향이 크다고 알고 있습니다. [질문사항]Simulation 상에서는 Critical Path에 의한 Delay는 고려하지 않는지. 첫번쨰 구조에 비해 Cascade구조는 1시간 = 60분 = 3600초 로 초 -> 분 -> 시 순으로 증가한다고 이해했는데, 이렇게 되면 Delay의 영향이 더 커지게 되는것은 아닌지 몇 광년을 측정할 경우, 2번방법이 가장 좋다고 하셨는데 이부분을 듣고 나니 제가 2번에서 질문한 것과는 전혀 반대되는것 같습니다. Pipeline 개념으로 수도관에 물이 채워져있고, 신규 입력에 대해 밀어내기 때문에 빠른 동작이 가능한 것이라고 이해하는게 맞는걸까요? 질문내용이 강의내용에서 살짝 벗어나는것 같긴 한데, 이번 강의를 수강하며 궁금증이 생겨 질문드립니다!! (실제로 면접에서 Timing관련 Simulation 동작을 작성하라고 했는데 상태변화에만 집중한 나머지 Timing 부분을 고려하지 못했던 경험이 있어서요 ㅠ)
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미해결FreeRTOS 프로그래밍
하드 리얼타임에 대해서
안녕하세요 강사님! 이 강의에서 크리티컬 섹션을 만드는 것은 하드리얼타임에 악영향을 끼친다고 말씀하셨는데, 그럼 크리티컬 섹션으로 만드는 것보다는 세마포어로 상호배제하는 것이 하드리얼타임에 가까운 것인가요? 그렇다면 모든 상호배제는 세마포어로 하는 것이 이득일거라 생각되는데 크리티컬 섹션으로 만들어야하는 특별한 경우나 이유가 있을까요?
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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
./build 실행 불가
안녕하세요./build 실행이 안되어 질문 글 남깁니다. 주신 파일을 실행시키려고 하니 이러한 오류가 발생하여 되지 않습니다.chmod 777로 build와 clean모두 권한을 주었는데도 불구하고 안되네요... vxlog만 실행했을 때는 설치가 잘 된 거 같은데 어디가 문제인지 모르겠습니다..
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해결됨FreeRTOS 프로그래밍
해당 인터럽트 강의 질문
안녕하세요! 해당 영상을 보다 질문이 생겨 질문 남깁니다:)해당 영상에서 인터럽트를 disable 시키는 방법으로 interrupt controller 에서 cpu로 가는 신호를 mask하는 방법과 interrupt controller에 들어가는 신호를 막는 방법이 있다고 하셨는데, 이때 첫번째 방법은 cpsid i 명령어를 사용하여 primask 레지스터를 바꾸는 방법이고, 두번째 방법은 NVIC 내부 레지스터를 바꾸는 방법이 맞는건가요?그렇다면 cpsid i 명령어를 썼다가 cpsie i 명령어를 쓰면 그사이 발생한 인터럽트들이 한번에 발생하는 것인지 궁금합니다! (두번째 방법으로 disable된 인터럽트들은 다시 enable되어도 그사이에 발생한 인터럽트가 발생되지 않는지도 알려주세요)또한 여기서 말하는 interrupt controller가 NVIC가 맞는지 그렇다면 NVIC와 EXTI의 차이점은 무엇인지 알려주세요!질문이 많아 죄송합니다ㅠㅠ
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
AWIDTH 와 DWIDTH
메모리에서 이해가 안가는 부분이 있어 질문 드립니다.AWIDTH 와 DWIDTH 가 이해가 안가는데 혹시 AWIDTH 는 메모리의 DEPTH 로DWIDTH 는 메모리의 WIDTH 로 이해하면 될까요?? 이렇게 됐을 때 tb쪽에서 mem_depth 가 뭘 의미하는지 이해가 가지 않습니다 =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
파라미터 , 디파인
디파인 하신 부분 파라미터로 대체해도 될것같은데디파인 하신 이유가 궁금합니다설계스타일이신가요?? =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
HLS 설계 시 필요한 C언어 역량
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해결됨[임베디드 입문용] 임베디드 개발은 실제로 이렇게 해요.
강의 내용에 임베디드와 웹 서버를 연결하는 내용이 있는지 궁금합니다.
유튜브에 있을까요?혹시 차기 강의 계획중이신지 궁금합니다아니면 그냥 제가 구글링해서 그냥 알아보는게 나을까요?
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
14장 Pipeline 실습 질문있습니다.
40번째 ~ 46번째 라인인 시프트 레지스터 구현을 Concat syntax 사용해서 구현하셨는데 매 cycle 마다 shift left 된다고 하셨습니다.그런데 구현하신 시프트 레지스터는 Right shift register로 보이는것 같아서요.벡터값이 3 2 1 0 이런식으로 가서 shift left 된다고 표현하신건가요 ??물리적인 배치와 시뮬레이션 값이랑 잘 매칭이 안되고 있습니다 ㅠㅠ해당 사진의 출처는 HDLBits Exams/m2014 q4k 이고 문제의 솔루션도 맛비님이 제공해주신 14강 실습 파일과 동일한 로직을 가지고 있습니다.즉 질문하고 싶은것은 Shift left가 아니라 Shift right가 맞지 않나요 ??레지스터를 어떻게 배치하냐에 따라서 Right left 다르게 할 수 있나요?? 라고 조심스럽게 질문드려봅니다..
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
설치오류
재설치 하는데LibXtst.so 다운받으면 될까요? =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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강의록 문의사항
해외에서 수강 중입니다. 강의 교재가책을 해외 배송 받기 쉽지 않은데, 혹시 강의록이 Posting되어 있는지요? 좋은 강의 감사합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
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맛비님의 맛비 시계 강의를 모두 수강하였고, 해당 자료를 보고 아이디어가 떠올라 맛비시계를 응용한 프로젝트를 진행하였습니다.https://www.hackster.io/Yupabal/fpga-watch-with-button-function-on-zybo-z7-14250c맛비님이 hackster.io에 올린 코드를 가지고 "matbi_watch_top", "one_sec_gen"에 대한 코드는 제가 원하는대로 고쳤습니다. 위의 2가지 모듈에는 License를 제 github 주소로 고쳤고, 그 외에 코드들은 matbi님 주소 그대로 두고 저의 github에 올렸는데 혹시 문제가 될까요? (프로젝트를 올린 것도 문제가 될까요?) +추가로 (프로젝트를 진행하면서 생긴 문제였습니다.)하나의 always 구문안에 if~else, if~else 이런식으로 if문을 2개 이상 넣을 수 있나요?이를 시도해보았는데, testbench를 돌려보니 always 구문안에 존재하는 변수 값이 xx로 출력되면서 동작하지 않았습니다.ex)always @( ~~~) beginif(~~)elseif(~~~~)elseend