- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요 1602 LCD로 실습하려고 하는데, VCC,GND는 다 잘 연결했고, SDA, SCL CN 어디에 연결해야하는지.. 등등 프로젝트 세팅에 대해 아무것도 없어서 막혀있는 상태입니다 ㅜ

안녕하세요. ST링크 연결을 하다가 아래처럼 디버깅 오류가 나서 문의 드립니다. 하드웨어는 연결되어 있는 상태이고 빨간색 불이 뜨고 있는 상황입니다. 링크 유틸리티 화면이랑 IDE 화면 그리고 하드웨어 사진 첨부했습니다. 어떻게 해결을 해야하나요?

안녕하세요 맛비님! 이전에도 같은 질문을 올렸습니다. 우선은 다음과 같은 오류가 발생합니다. 빌드 후 첫 번째 run을 실행하면 해당 오류가 뜨고있구요Memory write error at 0x100000. Cannot flush CPU cache. APB AP transaction error, DAP status 0xF0000021다시 한 번 실행하면 아래와 같이 오류가 발생합니다.Cannot reset APU. APB AP transaction error, DAP status 0xF0000021  보드를 리셋하고 다시 run을 실행하면 첫 번째 오류가 다시 뜹니다. run을 실행할때 보드가 연결되면 불이 들어오게 되어있는데 연결되었다고 뜨는 불은 잘 들어옵니다. 구글링을 통해서 시도를 해 본 몇가지 방법은 일단 vivado에서 DDR쪽의 딜레이는 0ns로 그대로 설정되어 있고 보드 딜레이를 0.25에서 0.5ns로 바꿔보고 다시 bitstream을 하여 바꿔서 실행해봤습니다. (별 다른 효과는 없었습니다.) 케이블 연결 불량 같아서 케이블을 재주문 해서 시도해보았으나 같은 오류가 계속 떴습니다. 혹시 보드가 망가졌다고 생각되어 간단하게 버튼으로 LED를 통제하는 (vivado에서 bitstream 후 보드 연결하고 바로 동작시켰습니다.) 간단한 프로그램으로 테스트를 해보았는데 정상 작동되었습니다. 그래서 보드가 망가진 건 아닌 거 같습니다. HW = SW 의 주소도 일치하는지 확인해보았구요. 혹시 vivado 및 vitis 업데이트와 관련이 있을까요? 해결방법 알고계시다면 답변 주시면 너무 감사하겠습니다 ㅠ.ㅠ board = Cora Z7 (xc7z007s)vivado & vitis version = 2023.2

안녕하세요. 강의 재미있게 잘 듣고 있습니다. 18장에서 HW 시뮬레이션이 잘 끝난 것으로 보이는데, 결과 파일 rtl_v_result.txt에는 곱셈결과가 4096개 모두 x x 로 출력되네요. 혹시 어떤 문제일까요? 감사합니다. 

빌드는 정상적으로 동작하는데 run을 실행하면 해당 오류가 나옵니다.혹시 파일이 누락되었나 싶어 보는데 폴더 내에 정상적으로 ps7_init.tcl 파일들은 존재하는 거 같아요,혹시 경로지정이 안됐거나 해결하는 방법이 있을까요? 버전은 2023.2 사용중입니다.

디버그를 했더니ST-LINK: Could not verify ST device! Abort connection. 이런 오류가 나옵니다.검색해보니 fake 칩은 안된다는 말도 보이고.. 어떻게 해결해야 할지 잘 모르겠습니다.

async fifo 예제 코드는 bin counter의 값을 comb logic을 통해 gray형태로 바꾸어서 CDC를 수행하는 것으로 이해했습니다. 하지만 강의 내용에서 Comb logic의 출력을 그대로 CDC한다면, Passing short cdc signal 문제가 발생할 수 있다고 하셨습니다. 그래서 gray 형태를 register에 저장하고, 이 register의 출력을 cdc하는 형태로 바꾸려고 하는데, 이것이 올바른 방식인지 알고 싶습니다!예제 코드) 

난방실 만들기(온도에 따른 드라이기 제어)4 수강중온도변화에 따른 드라이기 동작은 됩니다.(45도미만 에서 드라이기 켜짐 / 50도 이상에서 드라이기꺼짐)  그런데 드라이기가 켜질때 이전 강의에서 AC Relay를 이용해 2초마다 드라이기를 끄고 켰던것처럼 동작합니다 (드라이기가 지속적으로 동작하는게 아니라 2초마다 켜졌다 꺼졋다합니다)// HAL_GPIO_TogglePin(PB5_RELAY_ON_OFF_CTRL_GPIO_Port, PB5_RELAY_ON_OFF_CTRL_Pin);// HAL_Delay(2000);위 코드를 주석처리하거나 지운상태로 디버그를 해도 그렇게 동작합니다하드웨어적으로도 확인 해봤는데 문제가 없는 것 같습니다..  

안녕하세요 🙂RDMA 코드 중에서, fifo의 출력으로 받아오는 ARLEN_r 이 어디에서 쓰이는건지 모르겠습니다 🤔 38장 2부 34분쯤에 이에대한 설명이 나오는데, "다음 transaction의 ARLEN이 셋팅된다" 하셨는데 어떻게 셋팅 되는건지 관련 코드를 못찾겠습니다..!그 외 r_burst_cnt_r 도 같은 맥락으로 어디에서? 이게 쓰이는건지 코드에서 찾을 수가 없어서 도움 요청드립니다!==================

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요! 수업 잘 듣고 있습니다. 수업에서 진행하는 ppt? pdf같은 것은 따로 제공은 안 하고 있는 걸까요? 예제들은 모두 받아서 워크스페이스에 올려두었습니다.

Can통신은 브로드 케스트 방식이라 특정 제어기가 송신을 하면 공통선에 연결되어 있는 모든 제어기가 수신을 한다고 알고있습니다(수신을 하나 사용할지 말지는 각 제어기 단에서 결정).강의 중 나온 physical address, functional address는 특정EUC, 모든 ECU한테 날릴 수 있다고 하는데 이 부분이 혼란스럽습니다.제가 어떤 부분을 놓치고 있는지 모르겠습니다.

(사진)

안녕하세요 강사님 강의 듣다가 궁금한 점이 있습니다.push {lr}bl F11POP {pc} 이렇게 동작할 때, lr값을 스택에 저장을 하고 나면 sp가 하나 증가하지 않나요? pop {pc}를 하면 스택메모리에서 현재 스택포인터가 가리키고 있는 아무것도 없는 쪽을 읽어서 pc에 저장해야되는게 아닌가요?

안녕하세요 🙂FPGA 5장에서 우분투에서 lab5를 옮겨와 실행하는 중에오류가 발생하여 질문을 드립니다.확인해보시고 알려주시면 대단히 감사합니다 ㅠㅠ  [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요  해당 캡쳐 화면에서는 Read data와 Write data가 처음 4cycle을 제외하곤 이후에 동시에 움직이고 있습니다. 그렇다면 읽는거 64b, 쓰는거 64b -> 합쳐서 128b로 AXI4 Bus Data Width를 사용하고 있다고 생각해도 되는 것일까요? 앞서 fpga 시즌1 강의에서 AXI4 lite를 사용할때는 '다 읽고' -> '다 연산' -> '다 쓰기' 이렇게 나누어서 진행했던터라 axi4 lite에 대해서도 궁금한 점이 생겼는데요! 위와 같이 read data channel(R), write data channel(W)이 동시에 일할수도 있는건가요?? 그럼 32b 데이터 2개가 bus를 동시에 쓰는 거니까 64b bus data width 인건가요??  질의응답 해주시는 노고에 정말 감사드립니다 ㅜㅜ

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) 안녕하세요 맛비님,저는 학교와 회사에서(디지털 설계하는 회사는 아닙니다) combinational, sequential 로직을 하나의 always 문 안에 작성하는 것은 지양하라고 배웠습니다예를 들어always @(posedge clk) a <= a+1;이렇게 작성하지 말고always @(*) nxt_a=a+1; always @(posedge clk) a <= nxt_a;이런식으로 나눠서 작성하라는 의미였는데요 대부분의 카운터 예제에서는 오히려 분리된 것보단 첫번째처럼 합쳐진 형태로 작성된 걸 더 많이 봤습니다. 맛비님 예제에서도 그렇구요.반면에 FIFO에서는 wprt, rptr를 두번째 경우 처럼 분리하여 작성하셨더라구요분리하거나 합치는데에 기준이 따로 있는건가요? 이유가 궁금합니다 ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 🙂RDMA - IP - WDMA 사이에서 데이터 전송할 때 AXI stream을 사용하는 이유는 ready/valid 를 사용함으로써 data의 안정성을 보장하기 위함인가요? 데이터 이동 경로를 설계자 마음대로 바꿔도 되는건지도 궁금합니다. 예를들어 Wire로 연결...AXI lite, standard는 PL영역 밖의 장치 사이에서 사용하였는데요, stream 같은 경우에는 PL영역 내부에서의 데이터 이동에 쓰이지 않습니까 stream은 일반적으로 PL내부에서 많이 사용되나요? 질문이 많았는데.. 항상 좋은 강의와 질의응답에 감사드립니다! 

안녕하세요. 좋은 강의 감사드립니다. 강의를 모두 수강하고 얻은 지식들을 기반으로 Application을 만들고 싶어 가장 간단한 LeNet-5 모델 연산을 가속하여 Image 인식을 해보고자 합니다. 진행 중 궁금한 점이 있어 질문드립니다. 강의 내에서 AXI Protocol을 사용하여 FPGA의 PS 부분으로 Ref_C 부분을 연산하셨고 PL 부분으로 Weight 값, Feature Map 값 등을 FPGA에 입력해주신 것으로 이해했습니다. 제가 이해한 부분이 맞는걸까요?만약 맞다면 AXI Protocol을 통해 MNIST 데이터셋 등을 넣어주는 과정이 있어야 Image 인식이 될 것 같다는 생각이 드는데 AXI Protocol에 대한 지식을 얻기 위해서는 맛비님의 어떤 강의들을 수강하면 될까요?강의 내에서 제공해주신 Lab Project 코드로 Implementation 결과는 FPGA의 Resource가 대략 7-80% 사용하는 것으로 보여졌습니다. 이게 한 Layer에 대해 그리고 Activation Function이 구현 되지 않았음에도 꽤 많은 HW Resource를 사용하는 것 같은데 강의에서 사용하신 ZYBO Z7-20으로는 하나의 모델 전체 연산을 하기에는 Resource가 부족할까요? 아니면 Pipelining이 되어 있기 때문에 크게 상관이 없을까요?좋은 강의 제공해주심에 감사드립니다!

안녕하세요. 덕분에 강의 잘 듣고 있습니다.다름이 아니라, ST-Link firmware upgrade를 성공적으로 진행했음에도 불구하고 다음과 같이 에러가 발생합니다.utility를 통해서 upgrade도 성공적으로 마쳤고, connect도 잘되는 상태입니다.USB를 재연결해도 안됩니다. 도와주시면 감사하겠습니다.

안녕하세요 🙂[1. 질문 챕터] : 9장 19분 45초 ~ 20분[2. 질문 내용] : register에 값을 읽고, 쓸 때, 8장에서는 myip.h에 정의되어 있는 MYIP_mWriteReg(BaseAddress, RegOffset, Data)을 사용하시고, 9장에서는 xil_io.h에 정의되어 있는 Xil_Out32((BaseAddress) + (RegOffset), (u32)(Data))문법을 사용하셨고, 두 문법이 동일한 기능을 하는 것은 알았습니다. C언어로 작성된 main.c의 경우 맛비님께서 올려주신 코드를 그대로 사용하는데, 9장의 main.c에서 myip.h가 include 되어 있지 않은 것은 vivado 2022 tool makefile 문제로 인해 맛비님께서 일부러 빼신건지? 아니면 "디바이스 드라이버가 자동적으로 생성되지 않았다"라고 말씀해주셨는데, 디바이스 드라이버가 생성되지 않는 조건이 있는지에 대해 알고 싶습니다. [3. 시도했던 내용, 그렇게 생각하는 이유] : 제가 실습을 따라가며 생성했던 코드인데, 여기에는 myip.h가 포함되어 있고 아래는 맛비님이 공유해주신 답변 파일에 있는 코드인데, 여기에는 myip.h가 포함되어 있지 않아서요  ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================