gui 모드로 결국 경로까지 따라해서 설치해서 성공해도 그 이루에 vivado를 실행하기 위한 단계에서 vivado & 을 쳐도 계속 "command not find" 라고만 뜨고.... 근데 standard 모드로 설치는 제대로 했거든요...설치 끝내고 root 계정에서 빠져나온 바로 이후입니다.... xilinx는 2022.2 버전이에요. 용량은 넉넉해서 문제없이 설치 했고요... 진짜 환장하겠습니다.ㅠㅠ 이거 빨리 수업듣고 기한까지 프로젝트 완성해야 하거든요ㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠ

 vi /root/.Xilinx/install_config.txt               # 생성된 config 파일을 편집함.이부분에서 잘못된거 같아서 다시 실행 했는데 이렇게 나오는대 혹시 여기서 어떻게 해야할까요??esc -> enter 누르면 이렇게 나옵니다 다시 설치 했는대 이렇게 나옵니강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

tools 파일에 vivado 설치하려고 했드니만 파일의 디스크 용량이 턱없이 부족하답니다..그래서 설치 최종단계로 넘어가질 못해요.

Chapter 20/simple_bram_ctrl.v 파일 line 138에서 궁금한 점이 있어서 질문 드립니다! // 1 cycle latency to sync mem output always @(posedge clk or negedge reset_n) begin if(!reset_n) begin r_valid <= 0; end else begin r_valid <= o_read; // read data end end 위 코드에서 1 cycle(10ns) delay가 발생하는 이유가 TestBench 코드에서 True DPBRAM 모델에 데이터를 Write하도록 wiring했고, DPBRAM 모델에서 Read나 Write를 하려면 1cycle이 걸리니깐, 파형이 1 cycle 뒤로 밀린 waveform이 나오는 것이라고 이해했습니다.Q1. 제가 맞게 이해한 것인가요??Q2. 그렇다면, Write를 하는 과정에서도 1 cycle이 delay 되는 것이 맞나요??  

c드라이브에 용량이 부족해서 강의 0장에 하단에 커뮤니티 링크를 참조하여 우분투 완전삭제를 진행하고 다시 다운하여 처음 부터 진행하려고 했으나 아래 사진과 같은 문제가 발생하여 진행이 안됩니다. 처음에 할 때는 제대로 install 도 되고 잘되었는데 다시 하려니깐 진행이 안되네요,,10시간 정도 방법도 찾아보고 생각도 해보았지만 검색해도 잘 안나오고 방법을 모르겠습니다...원래는 installing하고나서 ubuntu파일 내에도 들어갈 수있는데 다시 할때는 저런식으로 뜹니다. 

=================강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================강의의 코드에서 #100 reset가 되기전 clk이 #5마다 바뀐다면 always문이 돌아가고 그때의 o_cnt나 o_cnt_always는 x값이라고 표시가 됩니다 그렇다면 +1계산은 되고 있으나 X값인건가요 아니면 +1계산 자체를 하지않나요?(애초에 필요가 없으니 하지않을수도 있다는 생각이들어서요)

Failed to create the hard link /home/matbi/tools/Xilinx/Vitis_HLS/2022.2/tps/lnx64/binutils-2.37/opcodes/.deps/pj-dis.Plo pointing to /home/matbi/tools/Xilinx/Vivado/2022.2/tps/lnx64/binutils-2.37/ld/.deps/eavrxmega3.Po. /home/matbi/tools/Xilinx/Vitis_HLS/2022.2/tps/lnx64/binutils-2.37/opcodes/.deps/pj-dis.Plo -> /home/matbi/tools/Xilinx/Vivado/2022.2/tps/lnx64/binutils-2.37/ld/.deps/eavrxmega3.Po: Invalid argument 설치 과정 끝에 이런 에러가 나타납니다. 문제가 뭔지 알 수 있을까요

처음 ubuntu를 키고 id를 정하고 엔터를 누르고 password쓰라고 해서 쓰려고 했더니만 아예 글이 써지질 않습니다.그래서 아예 ubuntu를 새로 다시 깔았는데 제목과 같은 오류 메시지만 떠서 검색해본 결과 $ sudo reboot를 쳐봤더니만 그대로 password가 설정되지 않은채로 install 되어 모바엑스텀에서 파일을 깔려고 할때마다 password를 치라고 창이 나오면 그대로 멈춰서 자판이 쳐지질 않아서 도무지 다음 단계로 갈 수가 없습니다. 어떻게 해야 좋을까요?ㅠㅠ

 ERROR: [XSIM 43-3225] Cannot find design unit work.hello_world in library work located at xsim.dir/work.ERROR: Please check the snapshot name which is created during 'xelab',the current snapshot name "xsim.dir/hello_world/xsimk" does not exist 이런 에러가 떠서질문을 검색해보니 gcc가 잘 설치가 안되어 있다길래sudo apt-get updatesudo apt-get install gcc설치했음에도 ./build 가 실행이 안됩니다.

가능할까요?

안녕하세요 맛비님. 오늘 시작한 수강생입니다. 다름이 아니라 linux 환경에서 vivado 설치 중 source 입력 과정에서 어려움을 겪고 있습니다.정확히 어디인지 말씀드리자면,맛비님의 설치 가이드 google doc 중, 파란색 하이라이트 부분을 입력한 후, 위 사진과 같이 "No such file ro directory"라는 구문이 떴습니다. 이 문제를 해결하고자 커뮤니티에 "source"라는 키워드를 검색하고 저와 비슷한 사례를 찾아본 결과, https://www.inflearn.com/questions/570658/source-%EA%B3%BC%EC%A0%95%EC%97%90%EC%84%9C-x27-no-such-file-or-directory-x27-%EC%97%90%EB%9F%AC이 수강생분께서 질문하셨던 것과 비슷한 맥락의 경로 문제를 겪고 있는 것 같다고 생각이 들었습니다. 따라서, 경로 재설정을 하면 되려나?라는 생각으로 방법을 구글링을 해보았으나 정말로 그 문제인지 판단이 서지 않아 질문을 올려봅니다.제 컴퓨터와 노트북에서 동시에 설치를 진행하였고 노트북에선 "vivado &"까지 실행된 것으로 보아, 컴퓨터에서 설치 과정 중 복사 붙여넣기 할 때 제 실수로 인해 발생한 것 같습니다. 위 문제에 대해 해결책을 제시해주시면 정말 감사할 것 같습니다. 강의 설명에 말씀해주신 것처럼 리눅스 환경 입문이랑 설치 과정부터 정말 어려운 것 같습니다. verilog hdl, fpga뿐만 아니라 linux 또한 1타 선생님이신 것 같습니다. 좋은 강의 앞으로 열심히 수강하겠습니다! 좋은 주말 되세요.

안녕하세요??output [6:0] o_cnt; 이 부분을 따로 밑에서 assign o_cnt = cnt; 로 선언해주지 않고 output reg[6:0] o_cnt로 선언하여 밑에 적어 놓은 코드와 같이 변경을 해보았습니다. module counter_100(input clk, reset_n,output reg [6:0] o_cnt ); always@(posedge clk or negedge reset_n) beginif(!reset_n) begin o_cnt<= 0;end else if (o_cnt <100 ) begin o_cnt <= o_cnt + 1;endendmodule이런 식으로 설계를 해도 되는 건지 궁금하여 여쭤봅니다.   

맛비님 안녕하세요 ! BRAM Ctrl 부분을 복습 도중 질문 사항이 생겨 글남기게 되었습니다. 강의와 다르게 비바도에서 직접 bram ip를 불러와서 테스트 벤치를 작성해보려고 했습니다. 이때 Total Port B Read Latency가 2 clock cycle 이라고 나와있습니다.이 경우에 제가 PORT A에서 DATA를 받아 메모리에 쓰고 B에서 OUTPUT를 통해 출력을 읽는데 2 Clock에 latency가 걸린다고 이해하면 되는지 궁금합니다.(이것의 기준이 PORT A, B 의 clk가 같을때 얘기인지 궁금합니다.) 

안녕하세요 맛비님 항상 좋은 강의 잘 듣고 있습니다.질문 두 가지만 드리겠습니다!CNN 연산 모듈의 latency가 4 cycle인데, throughput은 몇인가요? 수업에서 했던 시뮬레이션은 입력 데이터를 여러 번 넣는 과정이 아닌 한 번만 넣고 하나의 결과가 나온 시뮬레이션이지만, 사실 이 모듈은 파이프라인 구조로 되어있는 모듈이기 때문에, 입력데이터를 여러 번 넣는 과정을 진행한다면 throughtput은 1이라고 봐도 무방한가요?기존 CNN 연산 모듈 말고, Winograd convolution 연산을 구현한 모듈로 얼마만큼의 resources(LUT, slices)들이 줄었는지 발전시켜보혀고 하는데 맛비님 생각이 궁금합니다!   =================강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요! Verilog 문법 관련 질문드립니다.!always @(a, b, sel) begin if (sel) op = a; else op=b;end이런 형태의 Code가 Latch를 유발할 수 있는 Code인가요? if문 혹은 case문에서 조건을 따질 때, x 혹은 z가 condition으로 입력되는 경우 Latch가 생성되지 않도록 합성되는지 궁금합니다. (위 코드에서 op=b가 실행되는지 궁금합니다. )  

vi /root/.Xilinx/install_config.txt 넣으면 강의와 같은 화면이 뜨는게 아니라 저렇게 나옵니다.저 물결이 의미하는게 무엇인가요 ? 그리고 어떻게 하면 해결할수 있을까요...

안녕하세요.생초짜로서 강의 잘듣고 있습니다.6장에서 Verilog HDL과 등등으로 실제 칩을 제작하는 과정에 대해서 확인했습니다. 칩을 만들면 결국, 고정되어 다른 기능을 가질 수 없기 때문에, FPGA가 나온걸로 알고 있습니다.그러면, 최종적으로 FPGA를 이용한 장치를 만들려면, FPGA칩들을 이용하여 보드형태로 만들어서 사용하는가요? 아니면 여러 교육용 보드를 활용해서 만드는 건가요? 첫번째가 맞을 것 같은데요.. 첫번째라면 이에 대한 자료나 방법등을 배우려면 어찌하나요? 어찌든지, FPGA를 이용한 장치를 만들고 싶은 계획은 있는데, 이래저래 모르는 부분이 많아 질문드렸습니다. 감사합니다. 

맛비님 안녕하세요, 실전 HDL Season 1 실습자료 외에 강의자료는 없는지 궁금합니다. 항상 감사합니다.

안녕하세요 맛비님.이번 강의를 들으면서 수업 관련 개념을 명확하게 하고자 용어 정리를 하고자 합니다!지금까지 해온 것들을 보면,CNN 연산 모듈을 설계했냐? -> 그렇다. input feature map을 input으로 넣어 output feature map을 도출했냐? -> 아니다. kernel의 size만큼 input feature map에서 window 해서 kernel size의 channel input만큼 해당하는 부분을 Convolution 연산하였다. 최종적으로는 output feature map 1포인트의 channel output만큼 해당하는 값을 구했다. 라고 할 수 있을까요? 처음 듣는 사람이 window라는 말을 잘 이해하지 못한다면 어떻게 쉽게 말할 수 있을까요? 

14장 pipeline 실습편 03:25쯤 내용에서 make를 입력했는데 Command 'make' not found, but can be installed with:sudo apt install make # version 4.2.1-1.2, orsudo apt install make-guile # version 4.2.1-1.2이렇게 나와서 sudo apt install make를 입력했습니다. 그런 다음 다시 해봤더니 이번에는g++ -g -Wall -o test test.cmake: g++: Command not foundmake: *** [Makefile:15: test] Error 127이런 에러가 나왔습니다. 그래서 질문글을 찾아봤는데 du6293님이 저와 비슷한 사례로 글을 남겨주셔서 거기 나와있는 해결책 대로 sudo apt install gcc를 입력했고 이어서 sudo apt install g++도 입력했습니다. 그런데도 똑같이 Error 127이 떴습니다. 보니까 sudo apt install g++하고 나서 맨 밑에 'E: Unable to fetch some archives, maybe run apt-get update or try with --fix-missing?' 이런 문구가 있더라고요. 이후에 구글 찾아보면서 이것저것 해봤는데 계속 같은 오류만 뜹니다. 이 부분에 관해 아시는 부분이 있다면 도와주시면 감사하겠습니다.추가적으로 'sudo apt install g++' 이렇게 입력하면서 생긴 오류부분 사진으로 첨부했습니다!