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미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
Linux 및 외장 하드 사용에 관한 질문
안녕하세요, 맛비님.맛비님 강좌를 통해 하드웨어 설계를 열심히 배우고 있는 수강생입니다.해당 주제에 대한 공부를 시작한 지 안 된 입장이라 사소한 궁금증이 몇 개 생겨서 질문 남깁니다.CNN core를 설계하시는 과정에서 Linux를 사용하셨는데 이 과정의 역할이 무엇인지 이해가 되지 않습니다. 해당 과정을 생략하면 CNN core를 vivado 상에서 설계할 수 없는 건가요?vivado와 vitis 설치를 노트북에 하고 싶은데 해당 프로그램의 용량이 너무 커서 설치가 불가능한 상황입니다. 따로 외장 하드를 연결해서 해당 프로그램을 설치해도 문제 없이 사용이 가능한지 여쭤보고 싶습니다.항상 강의를 잘 듣고 있습니다.감사합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
19장 write first mode example 질문입니다.
안녕하세요 🙂[1. 질문 챕터] : 19장 9분경입니다.[2. 질문 내용] :다이어그램을 보게 되면 WEA ->1 일 때 DINA가 1111로 들어오고 ADDRA는 bb이며 DOUTA는 1111로 보여집니다. 이때 posedge일 때 DINA를 보내고 DOUTA으로 1111이 나오는데 그림상으로는 동기화가 되어보이지 않아 햇갈리는 것 이 있습니다. 이는 출력 앞까지만 있다가 다음 posedge일 때 1111로 나오는 것인가요? 그림상으로는 동기화가 되지 않고 바로 1111으로 나오는 것 처럼 느껴져서 햇갈립니다[3. 시도했던 내용, 그렇게 생각하는 이유] :
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
17장 FSM 설계.v 질문입니다.
안녕하세요 🙂[1. 질문 챕터] : eg) 챕터 17장 7분 25초 경 step3[2. 질문 내용] :step 3를 step2랑 합쳐도 될까요?[3. 시도했던 내용, 그렇게 생각하는 이유] : 제작을 할 때 DONE 상태에서 다음 클럭을 받을 때 다시 IDLE 상태로 변환하게 되는데 같은 always@(*)로 묶어서 하면 안되는지가 궁금합니다. o_done =0;으로 초기값을 잡아줘야하기 때문에 나눈것인지 그냥 표기상으로 구분을 하기위해 나눈것인지 궁금합니다. ==================
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
9장 LED 점등 문제
안녕하세요 🙂재미있게 잘 수강하고 있습니다. 9장 실습에서 레지스터 4개 모두 쓰기, 읽기가 잘 되는 것을 확인하였습니다. 그런데, 보드에서 LED_0만 입력한 속도대로 깜박이고, 나머지 3개 LED는 제어가 되지 않습니다 (정확히 말하면 아주 천천히 깜박임). 해결 방안이 있을까요?Z7-10 보드, Vivado, Vitis는 2024.1을 사용하고 있습니다.
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해결됨[임베디드 입문용] 임베디드 개발은 실제로 이렇게 해요.
마지막 단계쯤 버튼 switch 동작에 Relay ON/OFF를 연결했을 때 이상동작
전부 합체 완전체 보드~~~ 과정 중에 if(g_f_sw_fix){ printf("push_sw_fix\r\n"); g_f_sw_fix = 0; HAL_GPIO_TogglePin(PB5_RELAY_ON_OFF_CTRL_GPIO_Port, PB5_RELAY_ON_OFF_CTRL_Pin); }위와 같이 버튼 interrupt 발생하여 relay 컨트롤에 반전 신호를 주면 Live Expression 또는 UART로 확인했을 때 sw_fix 및 relay 컨트롤뿐만 아니라 sw_up, sw_down, sw_on 에도 인터럽트가 발생해 값이 1로 변했다가 0으로 떨어집니다.릴레이 컨트롤 부분을 주석처리하고 버튼 동작만 했을 땐 sw_fix만 프린트되고 값이 변하는 것을 확인했고, 회로도 구성상 잘못 연결한 부분은 없는데 어떤 게 문제일까요??? ++최초 코드 실행 or 디버그 동작 초기에 sw_up, sw_down, sw_fix, sw_on 이 전부 1로 찍혔다가 0으로 내려가는 것으로 보아, 초기 실행시 모든 GPIO 인터럽트가 발생하는 것 같은데,,강사님의 강의 영상을 보면 초기 실행시에 아무런 인터럽트가 발생하지 않는 것 같은데 뭐가 문제일까요?
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
리눅스를 사용하는 이유가 궁금합니다.
안녕하세요 며칠전까지 마이크로프로세서응용이라는 과목을 학교에서 zybo-Z7-20보드를 컴퓨터에 연결하여 vivado상 sdk를 주로쓰는 수업을 수강하였고, 다음학기에 ai가속기설계라는 과목을 수강할 예정이라 강사님의 강의를 방학동안 따라가면서 디지털회로설계자가 되기위해 노력하는 학생입니다. 오늘 강의를 처음 수강하였는데요, 저는 기존에 그냥 c드라이브에 vivado를 다운받아서 사용하였는데, 강사님은 리눅스 환경에서 새로 받아서 설치하시길래 그 이유가 궁금해서 이렇게 질문을 남기게 되었습니다. (다행이 무사 설치후 hello world가 프린트되는거까지 잘 확인했습니다!) 좋은 강의 감사드리며, 잘 따라가보겠습니다!
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
vivado 설치 에러
안녕하세요. 컴퓨터를 새로 구매하여 다시 vivado를 다운받으려고 하는데 오류가 발생하여 질문드립니다. 우선 Vivado의 경우 영상에서 사용한 이전 버전을 다운 받을 수 없어 아래와 같은 최신 버전의 것을 다운 받았습니다.이후 영상을 따라 mobaxterm에서 코드를 입력하였습니다. 그런데 vivado 설치 시 아래와 같은 오류가 발생하였습니다. 구글링을 하여 에러에 대해 찾아봤지만, 해결책이 되는 건 없었습니다. 어떻게 해결해야 할까요?
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
5장 실습연습 질문
안녕하세요 🙂[1. 질문 챕터] : eg) 5장 10:30초쯤[2. 질문 내용] : 여기에서 출력값을 바로 OUTPUT으로 잡지 않고 reg를 통해서 잡아주신 이유가 있을까요? 단지 Testbench와 DUT의 관계를 설명하시기 위함인지 아니면 특별한 이유가 있는지 궁금합니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : 처음에 설계를 할 때always 문들에서 else 부분에 i_value를 저같은 경우네는 바로 o_value로 보냈을 것 같은데 reg를 한 번 거치신 이유가 궁금합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
D드라이브에서 xilinx 설치 방법
안녕하세요 C드라이브에서 설치 했는데 용량이 부족하다고 진행이 안되네요 ㅠㅠ D드라이브에서 설치하도록 다시 설정하고 싶은데 잘 모르겠네요 도와주세요
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해결됨[임베디드 입문용] 임베디드 개발은 실제로 이렇게 해요.
PPT의 강의 자료는 어디서 받을 수 있나요?
안녕하세요!올려주신 강의 잘 보고 있습니다.PPT의 강의 자료는 어디서 받을 수 있을까요?감사합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
Hdl 17장 FSM 실습,o_done을 reg type으로 선언하신 이유가 궁금합니다
🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.Hdl17장[2. 질문 내용] : o_done을 reg type으로 선언하신 이유가 궁금합니다[3. 시도했던 내용, 그렇게 생각하는 이유] :다른 신호들 처럼 wire type으로 선언하고 assign으로 상태 변화를 감지해도 되지않을까요?다음 always문장을 날려버리고// Step 3. always block to compute output // always @(c_state) always @(*) begin o_done = 0; // To prevent Latch case(c_state) S_DONE: o_done = 1; endcase endassign o_done = (c_state==S_DONE)?1:0 이렇게 코드를 정의해도 될것같아서 질문드립니다.o_done을 reg type으로 선언하신 이유를 잘 모르겠습니다.장점이 있어서 그렇게 하신걸까요?
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
8강 AXI4-Lite 수강 중 입니다. Launch Hardware 진행시 작동이 안됩니다 ㅠ
안녕하세요 맛비님.FPGA 8장 실습을 진행하고 있습니다.환경은 아래와 같습니다.보드: ZYBO Z7-20VIVADO: 2024.01VITIS: Classic 2024.01 2022.01 이후 버젼 main.c 코드를 적용하여 사용했습니다.Makefile에 Code 붙여넣기도 해서 Build 진행시 이상없구요.Terminal 연결해서 UART 붙는 것 까지는 됐습니다만.. Launch Hardware 진행 후 UART창에서 아무 커맨드가 나오지 않는 현상이 지속됩니다..프로젝트, 파일 명도 맛비님 강의랑 동일하게 진행했는데 이유가 뭔지 모르겠네요..관련 증상에 대해 아시는 부분 있으면 답변 부탁드립니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
설치 환경 설정 시 다음과 같은 에러 메시지 발생
안녕하세요 . 동영상 첫번째 그대로 설치 방법을 따라하는데 설치 과정에서 다음과 같은 에러가 발생합니다.오류 원인 및 해결 방안이 궁금합니다.감사합니다.(설치 버전은 영상과 동일한 버전을 설치하였습니다. ) This is a fresh install.Running in batch mode...Copyright (c) 1986-2024 Xilinx, Inc. All rights reserved.INFO - User has accepted the EULAs.ERROR - The value specified for Edition (null) is invalid. Valid edition names are "Vi vado ML Standard","Vivado ML Enterprise". Please specify a valid edition name using -e <edition name> or point to an install configuration file using -c <filename>.
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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
WDATA latch / RESET state에 대한 질문 드립니다.
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요. 맛비님.좋은 강의 감사합니다.궁금한게 있습니다.AWADDR의 경우 핸드쉐이크가 발생될 때 변경될 가능성이 있어서 래치를 한다라고 강의에서 들은 것 같은데요.WDATA도 같은 이유로 변경이 될 수 있을 것이라 보는데 왜 AWADDR만 래치를 하는 건가요?wstate와 rstate가 가지는 RESET 상태는 있으나 없으나 동작은 같을 것 같은데 왜 존재하는 것인가요?감사합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
D F/F Reset 실습영상
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 궁금한 점이 있어서 문의드렸습니다.// D_FF (Case 1. sync reset) always @ (posedge clk) begin if(sync_reset) begin r_ff_sync_reset <= 1'b0; end else begin r_ff_sync_reset <= i_value; end end// D_FF (Case 2. async reset) always @ (posedge clk or posedge async_reset) begin if(async_reset) begin r_ff_async_reset <= 1'b0; end else begin r_ff_async_reset <= i_value; end endwaveform을 보면서 async는 초기화가 되어 신호가 '0'이 됩니다. 그런데 sync는 clock이 활성화 되면서 0이 아닌 바로 1로 시작하는 이유가 궁금합니다!(다시말하면, DUT에서 sync와 async의 clock 신호가 활성화 될 때의 차이만 있는데 활성화 될 때는 async와 sync의 활성화 value가 다른지 궁금합니다!)(영상에 waveform 영상은 10:57 쯤부터 재생이 됩니다.)
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미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
CNN가속기 질문
안녕하세요 맛비님강의 수강중 궁금한점이 생겨 질문드립니다 CNN의 구조에서 이미지의 특징을 추출하는 부분이 있고, 추출한 feature map->fully connected layer를 통해 분류하는 부분이 있고, ..이런 과정으로 이해했는데요 하나의 NPU안에 fully connected layer, ReLU 등 모든 CNN의 모든 layer가 포함되어 있는건지, 아니면 NPU는 output feature map만 연산하고 그것에 대한 분류는 소프트웨어를 사용하는지 잘 모르겠습니다 =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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해결됨[임베디드 입문용] 임베디드 개발은 실제로 이렇게 해요.
ST-LINK로 인식이 안돼요
사진처럼 노트북에 연결을 했는데 불이 들어오지 않고 ST-LINK 인식이 되지 않습니다.최초 연결할 때 금속냄새가 났고, 빨간 동그라미 부분에 발열반응이 났습니다. MCU는 발열반응이 없고 금속냄새가 나지 않습니다.- 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.
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해결됨[임베디드 입문용] 임베디드 개발은 실제로 이렇게 해요.
FND digit2 digit4 등 사용시 정상적으로 출력되지 않는 문제 해결법
질문은 아니고 FND 사용에 문제가 생겼었는데 해결해서 혹시 다른 분들도 참고하실 수 있을까 해서 남겨봅니다.내용을 간단하게 요약하면 강의의 칩셋과 받은 칩셋이 다를 수 있으므로 칩셋이 같은지 확인하고 다르면 직접 데이터시트를 찾아서 비교해봐야 한다 입니다. 문제 발생FND 사용 시 7세그먼트를 개별 사용하는 것은 문제 없음2개 이상 사용시 문제가 발생함 S/W로 하나씩 키는것, 같은 숫자를 포트바꿔서 동시에 켜는 것은 잘 동작함 한 개를 켜고 그것은 유지한채로 다른 것을 켤 떄 문제 발생관찰/원인 분석digit2, digit4 같은 함수 사용시 세그먼트가 전체적으로 초기화(?) 되는 듯한 모습을 발견함 (숫자가 넘어갈 때 바라바라 떨리는 느낌)이때 S/W문제가 아닌 H/W 문제이지 않을까 싶어서 칩셋 확인하드웨어 칩셋을 확인하니 74HC595D로 강의와 다름 데이터 시트를 찾아보았더니 SCLK의 초기값 차이 발견 최종 원인강의에서 안내한 시트 TM74HC595강의의 칩은 SCLK의 기본값을 HIGH로 설정해야함내 칩으로 검색한 시트 74HC595D제 칩은 SCLK의 기본값을 LOW로 설정해야함 해결IDE에서 PIN sclk의 output level을 LOW로 변경send() 함수에서 sclk를 HIGH 후 LOW로 내리는 것으로 변경
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
g++ 설치 문제
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================vivado는 잘 열리고요 ./build 명령어 입력 시, #include <string.h>에서 문제가 발생하는 것으로 보고 g랑 g++ 툴체인이 잘 깔려있나 확인했나 봤더니 g++ 버젼확인이 안되더군요 그래서 g++ 설치가 안되어있구나 구글링해보고 별 짓을 다 해보았는데 잘 안되네요혹시 도움 주실 수 있을까요?제 OS는 다음과 같습니다 당연히 apt-get update, upgrade 해보아도 별 소용이 없더군요 버젼을 높여야하는 wsl 우분투의 버젼을 높여야하는 걸까요?
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미해결FreeRTOS 프로그래밍
메모리 단편화 설명 중에 메모리 요구 사이즈 < 남은 메모리 사이즈 임에도 할당에 실패 할 수 있는게 혹시?
예를 들어 남은 메모리 사이즈가 8KB, 스택 생성을 위한 요구 메모리 사이즈가 7 KB 가정하겠습니다.8KB의 구성이 A 주소에 6KB + B 주소에 2KB로 Non-continuous 하게 분포가 되어 있어서 7KB를 Continuous 하게 할당하지 못하기 때문에 할당에 실패할 수 있다로 이해했습니다. 제가 이해한것이 맞을까요?