[HDL 22장] 실습편, rtl_v.txt 에 한줄이 더 생길 수가 있네요.

n_i_state, n_o_state 에 대해 몇가지 질문이 있습니다. 선언할 때 아래와 같이 했고,reg [1:0] n_i_state; // Next state (Variable in Combinational Logic)always @(*) 블록에서 clk 와 상관없이 값이 갱신되고 있고, 무조건 값이 할당되도록 조치를 취하고 있습니다. n_i_state = S_IDLE; // To prevent Latch.저렇게 하면 n_i_state 가 reg 로 선언됐다 하더라도 합성(?) 과정에서 F/F 또는 Latch 로 변하지 않고 wire 처럼 마지막 상태를 유지하는 combination logic 으로 된다는 의미인가요? 그리고 always @(*) 블록 안에서 if / else 의 짝을 모두 맞추고 case 문 안에 default 문을 추가한다면 n_i_state 값이 한번만 변할텐데, 어쨋든 코드상으로는 2번 할당 '=' 합니다. 그러면 n_i_state 값이 아주 잠깐이라도 S_IDLE 로 변하는 상태가 발생하는지, 아니면 always @(*) 블록 안에서 최종 할당 값만 고려되어 합성(?)되는 건가요? 마지막으로, localparam 직접 사용 대신, F/F 의 Q 와 D 가 연결되듯 해도 문제될 건 없는지요? //n_i_state = S_IDLE; // To prevent Latch.n_i_state = c_i_state; // To prevent Latch.

실습자료 다운로드 실패

네.. 크롬 개발자 도구 창에서 보면 서버 에러 코드 500 이나 401 이 뜹니다.(사진)401 코드는 Unauthorized 관련 에러라는데, "Verilog HDL S1 강의자료 암호.txt" 안에 있는 암호 복붙해서 사용했습니다. (15개 문자)혹시, 맛비님 브라우저는 캐싱돼 있는 자료를 받고 있어 정상 동작하는 게 아닐까요?