delay 질문.

(사진) s간단한 코드부터 다시 시작하며 공부하고 있습니다. 왠지 지금 이 발견이 shift reg 에 좀 더 다가갈 수 있는 길이라고 생각해서 질문드립니다! * testbench `timescale 1ns / 1ps module tb_shift_reg_exam; reg clk; reg reset_n; reg [6:0] tb_value; always #5 clk = ~clk; integer i; initial begin reset_n = 1; clk = 0; tb_value = 0; #5 reset_n = 0; #5 reset_n = 1; #5 //@(posedge clk) for(i=1;i @(posedge clk); tb_value = i; end #10 $finish; end shift_reg_exam DUT( .clk(clk), .reset_n(reset_n), .value(tb_value) ); endmodule * DUT `timescale 1ns / 1ps module shift_reg_exam( input clk, input reset_n, input [6:0] value, output [12:0] sum ); reg [12:0] r_sum; wire [12:0] w_sum; always @(posedge clk or negedge reset_n) begin if(!reset_n) begin r_sum end else begin r_sum end end //assign sum = sum + value; assign w_sum = r_sum + value; assign sum = w_sum; endmodule 맛비님께서 만드신 build 파일 수정해서 시뮬레이션 돌렸습니다. 열심히 공부해보겠습니다. 감사합니다. 궁금한 점은 현재 저의 코드 어느 부분에서 r_sum 값이 delay 되게 만드는지 궁금합니다!!

PS 를 통한 PL 제어, 상태 확인까지!!

감사합니다!!

top module / 내부 모듈, register 하위 2비트 사용하지 않는다.

top은 testbench랑 다른거였군요.. 감사합니다! 바이트를 4bit라고 적다니.. 반성하자.. 8bit!! 내부로 접근할 때는 같은 4byte 이니 하위 2bit가 필요없다. 여기는 이해가 되었습니다. 최종적으로 AXI interface 의 address 는 byte 단위이므로 하위 2bit을 추가하였다.. 이 부분이 이해가 가지 않습니다...ㅠ 2'h0 -> h가 의미하는게 hexa 맞나요?? 2'b00으로 표현해도 되는 건가요?

시뮬레이션 질문입니다.

감사합니다! 해결되었습니다^^

Reset 관련 질문입니다.

답변 감사드립니다. 여기에 이어 붙여서 쓰는게 맞나 싶네요.. 다른 공부하시는 분들이 여쭤본 질문 중 Q3 r_valid 관련 질문이 있었습니다. r_valid 값을 제가 시뮬레이션에 추가해서 따라가보면서 확인했습니다. 그 결과 000 001 011 111 로 변경되는 것을 확인했습니다. 0(2)0(1)0(0) 비트수 별로 번호를 매겼을 때 이렇게 표현되고 {r_valid[1:0], i_valid}는 0(1)0(0) 이 두비트에 i_valid가 추가된다고 생각하면 되나요??