WDATA latch / RESET state에 대한 질문 드립니다.

32장-2부 AXI4-Lite I/F - 실습편12분 40초 쯤에 언급한 내용입니다. AWADDR과 WDATA 둘 다 input인 것 같은데 WDATA가 output이라는 말이 잘 이해가 안되네요.AWADDR과 마찬가지로 WDATA도 핸드쉐이크 이후에 변경 가능성 때문에 래치를 하는게 맞지 않나라는 생각입니다.state RESET은 아래 그림을 말한겁니다.(사진)저는 WRRESET의 상태가 왜 필요한지 잘 모르겠습니다.확인 부탁 드립니다. 감사합니다.

Skid buffer에서 Valid side, Data side에 F/F이 존재하는 이유

잘못 이해하고 있던 것 같습니다.저는 combinational logic인 ready 신호에만 F/F을 연결하면 안되나 싶었습니다.그런데 이러면 ready 신호는 F/F 때문에 1 cycle 딜레이가 될거고 결과적으로 이러면 m_ready가 되지 않았는데 딜레이된 ready 신호 때문에 데이터가 전송되는 불상사가 발생할 것 같네요.

m_valid와 m_ready가 OR 처리되어있는 이유가 궁금합니다.

아 m_ready가 0이어도 내부 동작을 멈출 이유가 없네요... 생각이 짧았습니다.

Read latency에 대한 질문 드립니다.

지금 다시 생각해보니 저희는 BRAM Controller IP를 사용하는건 아니지 않나요?myip_v1_0_S00_AXI가 BRAM Controller 역할을 하고 있는건데 그러면 최적화 이야기는 아닌거 같은 생각이드네요. ㅠㅠ

Read latency에 대한 질문 드립니다.

(사진)혹시 이 그림이 하나의 BRAM인가요?그러면 BRAM 사이즈에 따라 저렇게 생성이 되는건가요?