wrapper, bitstream 오류

안녕하세요 🙂 화면 캡쳐가 가능하실까요? 글로만 봤을때는 잘 모르겠어요 ㅠ

[8장] Waiting for Trigger

안녕하세요 🙂 먼저.. Tool 은 거짓말을 하지 않는다.. 를 전제를 깔고 답변을 드릴께요.실제로 trigger 건 부분에 조건이 맞지 않았을 가능성실제로 신호에 값이 1이 나오지 않음.기존에 전달드렸던 코드를 그대로 사용하셨을까요?FPGA 보드는 어떤걸까요?정보를 더 주시면 다시 확인해볼께요.

cnn_core simulaiton

안녕하세요 🙂질문을 정확하게 이해하지 못했는데요.단지 high impedance(z) 혹은 x라면, AI 인턴의 답이 맞을 것 같아요.ps. 질문이 부끄러우신게 아니라면.. 답이달린 질문은 삭제는 하지 마셔요 ㅎㅎ즐공하세요!

protocol instance관련 질문입니다.

안녕하세요 🙂 (사진)현재 transaction 의 data phase 시작을 의미하는 것 같아요.추측입니다 ㅎㅎ 문서가 정확할 것 같아요.즐고하세요 🙂

zynq z7 10 parameter 크기

안녕하세요 🙂 커널은 3의 배수라서 건드리기 보다는 CO 를 줄이는게 직관적 일 것 같아요."CO = 4"옳고 그르다.. 의 문제는 아닌 것 같아서, parameter 를 조정해보시고, util 을 뽑아보시는게 좋을 것 같습니다.즐공하세요 🙂

맛비님께 두가지 질문드리고 싶습니다.

안녕하세요 🙂 바로 답변드릴께요.A1. 아키텍쳐링을 먼저 하고, 설계를 하고 있기 때문에, 시각화가 우선이라고 생각해요.별도의 tool 은 없고, 직접? 그립니다 A2. 석사과정 설계공모전..? 이라면, 어느정도 MAC 이 필요할지 모르겠는데요.. 직접 MAC 을 구현해서 Area 를 보시고 (FPGA 의 util 사용량), MAC 수를 정해보시는게 좋을 것 같아요. 그에 따른 보드를 선택하시면 되겠습니다.즐공하세요 🙂

STOP_WATCH vitis에서 run 실행 문제

안녕하세요 🙂 정말 죄송하지만.. tool 에 관한 이슈는 저도 감이 오는 부분이 없는데요.종합해보면 보드의 문제는 아닌거고, 갖고계신 PC 의 tool 문제? 로 해석이 되는데 맞을까요?"아무래도 vivado 자체에서 HW 와 SW가 뭔가가 맞지 않는 거 같습니다."저도 현상만 보면 말씀하신 내용이 맞는 것 같은데요. 갖고계신 보드는.. 제가 없어서 지원이 어려워보이는데요. 구글링을 해보셔야 할 것 같아요.

[18장] HW 시뮬레이션 오류

안녕하세요 🙂이 이슈가 꽤 있으시네요.혹시 사용중이신 Vivado 버전이 어떻게 되실까요?저는 2022.1 하고, 2024.1 에서 test 를 해봤는데, 잘 되었습니다.

RDMA 코드 질문

안녕하세요 🙂 "다음 transaction의 ARLEN이 셋팅된다" 하셨는데 어떻게 셋팅 되는건지 관련 코드를 못찾겠습니다..!"fifo_read_r 이 뜸으로 인해서 FIFO 에서 다음 transaction 을 위해서 값을 셋팅한다. 입니다.코드는 433,434 를 참고 부탁드립니다. (사진)

왜 여기서 안넘어가는건가요..?

안녕하세요 🙂 권한 문제 같아보이고요. 다음 링크 참고 부탁드려요.https://www.inflearn.com/community/questions/1017204/build-%EA%B6%8C%ED%95%9C즐공하세요 🙂