Reset에 대해서 질문드립니다.

설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 5장] D FlipFlop 과 Reset 실습 (Reset 의 중요성은 여러번 말해도 됩니다.)

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안녕하세요 맛비님

제가 이해한 것으로는

Sync_reset은 clock으로 reset의 값이 달라질 수 있는 reset이고,

Async_reset은 clock에 제한받지 않고, reset의 값이 달라질 수 있는 reset으로 이해했습니다.

그래서 sync_reset은 always @(posedge clk or posedge sync_reset)이 아닌 always @(posedge clk) 이 사용된다고

알고 있습니다.

그런데, 실제로 verilog code를 하다보면 always @(posedge clk or posedge sync_reset) 이런 꼴이 많이 나오는데,

실제로 동기 리셋보다 비동기 리셋을 써야하나요?

그렇다면 그 이유가 무엇인지 궁금합니다.

- 강의 내용외의 개인 질문은 받지 않아요. (개인 과제, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..)
- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)
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