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질문 & 답변
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반도체
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해결 여부
미해결
Reset에 대해서 질문드립니다.
22.07.30 18:37 작성 조회수 663
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안녕하세요 맛비님
제가 이해한 것으로는
Sync_reset은 clock으로 reset의 값이 달라질 수 있는 reset이고,
Async_reset은 clock에 제한받지 않고, reset의 값이 달라질 수 있는 reset으로 이해했습니다.
그래서 sync_reset은 always @(posedge clk or posedge sync_reset)이 아닌 always @(posedge clk) 이 사용된다고
알고 있습니다.
그런데, 실제로 verilog code를 하다보면 always @(posedge clk or posedge sync_reset) 이런 꼴이 많이 나오는데,
실제로 동기 리셋보다 비동기 리셋을 써야하나요?
그렇다면 그 이유가 무엇인지 궁금합니다.
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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
[HDL 5장] D FlipFlop 과 Reset 실습 (Reset 의 중요성은 여러번 말해도 됩니다.)
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설계독학맛비
지식공유자2022.07.30
안녕하세요 :)
다음 링크 참고 부탁드려요.
ps.
주말인데 쉬엄쉬엄 하기.. (과도한 질문은 제가 벅차네요. 저는 한명이고 수강자는 다수입니다. 소수정예질문 부탁드려요. 저도 편하게 쉬고싶네요... ㅠ 최근들어 스트레스를 많이 받는중입니다.)
답변 1