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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 8장 실습 개정 1] 2021.1 이후버전 사용하시면, 실습하는 과정은 이 영상을 따라해주세요 !!!

HDL Wrapper 과정에서 error 문의

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안녕하세요 강의 잘 보고있습니다 ㅎㅎ

다름이 아니라 wrapper 진행 시 에러가 떠서 문의드립니다. 요약하면 아래와 같습니다.
저는 2021.2 버전을 사용합니다.

1. 어제는 HDL wrapper, bit stream, export hardware 까지 아무런 에러없이 진행완료
2. 오늘 vitis 를 사용하는 과정에서 .c 파일을 build 하고 완료 후 src 하위 폴더에서 myip 폴더가 존재x

3. 따라서 모든 프로젝트를 삭제하고 ip 생성하는 첫단계부터 다시 시도
4. 그런데 오늘은 계속해서 HDL wrapper 생성에서 아래와 같은 오류발생합니다. 

구글링을 통해서 해결하려 하였으나 appdata / Xilinx / vivado 에서 어떤 파일을 삭제하라 등등의 방법들을 다 해보아도 해결이 되지 않아서 혹시 도움을 받을 수 있을지 하여 말씀드립니다. 

아래 TCL 콘솔에서 나오는 에러메세지에서 2개의 경로는 모두 존재하고 파일도 존재합니다. 

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안녕하세요 :)

읽어봤고요.

이렇게만 봐서는 저도 잘 모르겠어요.  ㅠㅠ

 (제 입장에서는 고문입니다. ㅠ.ㅠ) 개인이 수정한 부분은 깊게 못봐드리점 양해부탁드립니다. 

 

즐공하세요 :)

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