build 재질문

설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

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그..build를 제가 다시 해보려니까 또 안되서 질문드립니다. 번거롭게 해드리네요 ㅠ

chapter 1에서 100MHz 파일을 만들 때,

`timescale 1ns / 1ps

module tb_clock_generator;

reg clk;

always

#5 clk = ~clk;

initial begin

clk = 0;

#100

$finish;

end

endmodule

이렇게 짠 후에

xvlog ./practice1.v 를 하니

WARNING: [XSIM 43-3479] Unable to increase the current process stack size.

INFO: [VRFC 10-2263] Analyzing Verilog file "/home/matbi/practice/practice1.v" into library work

INFO: [VRFC 10-311] analyzing module tb_clock_generator

이게 떴고

다시 xelab practice1 -debug wave -s practice1 를 하니

Vivado Simulator 2020.2

Running: /home/matbi/tools/Xilinx/Vivado/2020.2/bin/unwrapped/lnx64.o/xelab practice1 -debug wave -s practice1

Multi-threading is on. Using 14 slave threads.

ERROR: [XSIM 43-3225] Cannot find design unit work.practice1 in library work located at xsim.dir/work.

이런식의 오류가 뜨는데 왜 그런가요? 오류를 읽을줄 몰라서 왜 그런지 잘 모르겠습니다.

마지막으로

xsim practice1 -gui -wdb practice1.wdb

ERROR: Please check the snapshot name which is created during 'xelab',the current snapshot name "xsim.dir/practice1/xsimk" does not exist

xsim은 이런 오류를 만들고 있습니다.

verilog-hdl 임베디드 fpga

답변 1

설계독학맛비

지식공유자

음.. 빌드스크립트 대로 하시면 잘되실것같은데,

맞춰서 해보시겠어요? 순서와 룰을 잘지키면, 문제는 없을 것 같아요.

에러 원인은 구글링으로 해결 부탁드려요. :)

하실 수 있는일이라 판단되요.

움직이는YM

질문자

네 알겠습니다 답변 감사합니다.

설계독학맛비

지식공유자

참고로, 모듈 이름과 파일이름은 동일하게 부탁드려요. 문법은 아니지만, 암묵적인 룰입니다.

아마도 빌드파일을 수정하시면서 모듈이름을 적어야 하는 부분에, 파일 이름이 들어가지 않았을까 하는 느낌...?

잘 맞춰 주시면 될 것 같아요 :)

움직이는YM

질문자

제가 잘못한 점을 찾았습니다. 테스트 배드로 컴파일을 돌렸어야 하는데 DUT 파일로 컴파일을 돌렸습니다. 자세한 답변 감사합니다!

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