중급자를 위해 준비한
[반도체, 임베디드 · IoT] 강의입니다.
강의를 통해 FPGA를 이용한 DDR Controller를 구현할 수 있습니다.
이런 걸
배워요!
DDR Controller
Frame Buffer
Verilog HDL
FPGA로 구현하는 DDR Memory Controller 🛠️
FPGA에는 많은 기능이 IP 형태로 제공되고 있습니다.
그중에서 영상 데이터를 처리하는 데 주로 사용되는 DDR Controller에 대해서 설명합니다.
20년 이상 경력자가 알려주는 FPGA 설계 📑
Verilog HDL은 FPGA Program 언어입니다. FPGA 뿐만 아니라 ASIC도 만들수 있어요. Verilog에 관심이 있거나 현업에서 스킬업을 하고 싶은 개발자 분들이 많이 있습니다.
그러나 Verilog, FPGA는 매우 특수한 분야여서 자세히 설명되어 있는 강의를 찾는 건 매우 어렵습니다. FPGA 제조사에서 문서를 제공하지만 너무 많은 문서에 영어로 되어 있어서 어떤 문서를 봐야 하는지도 알 수 없습니다.
저는 20년 이상 현업에서 개발자로 일하다가 현재는 1인 기업을 운영하고 있습니다. 제가 지금까지 쌓아온 지식들을, 현업에서 개발자로 살아가는 분들이나 개발자의 길을 준비하시는 분들에게 전해드리고 싶어 강의를 제작하게 되었습니다.
강의는 총 4개로 구성되어 있습니다.
본 강의는 세 번째 강의로 영상 데이터 처리를 위한 DDR Controller에 대한 내용입니다. 영상 데이터를 처리하기 위해서는 Frame Buffer가 필요합니다. DDR은 속도가 빠르고 가격도 저렴해서 Frame Buffer로 많이 사용됩니다.
본 강의는 Xilinx 사에서 제공하는 MIG(Memory Interface Generator)를 이용하여 DDR Controller를 구현합니다. 또한 영상 데이터 처리를 위한 Frame Buffer를 구현합니다. 본 강의의 내용을 이해하면 DDR을 사용하는 어떤 Application도 구현할 수 있습니다.
강의에서 이해가 안 되는 부분은 인프런 커뮤니티 또는 제가 운영하는 카페를 통하여 질문을 올려주시면 답변해 드리도록 하겠습니다.
💾 수강 전 확인해주세요!
본 강의는 전자문서 형식으로 구성된 텍스트 강의입니다. 강의를 수강하시는 분들께는 강의에 설명되어 있는 모든 소스 파일을 제공합니다. 강의는 추후 동영상으로 제작 예정입니다.
본 강의에서 사용하는 Tool은 vivado 2018.3 입니다.
본 강의의 실습에 사용되는 보드는 강의를 위해 자사에서 개발한 HIL-A35T 입니다. 자사에서 운영하는 스마트 스토어에서 구매할 수 있습니다(스마트 스토어 링크 : https://smartstore.naver.com/ihil)
강의 자료는 '섹션 0 - 자료 공유 링크 - 첨부파일'에서 다운받을 수 있습니다.
강의 특징 ✨
DDR Controller의 모든 것을 담았어요
DDR Memory Controller에 대한 내용을 다루는 문서는 거의 없습니다. 본 강의는 모든 과정을 상세하게 설명하여 드립니다. Memory IP를 생성하고 Simulation 하는 과정부터 범용으로 사용 가능한 DDR Memory Controller 구현, 영상 데이터 처리를 위한 Frame Buffer를 구현하는 내용까지 모든 과정을 설명하고 있습니다. 또한 소스 코드마다 simulation을 통하여 검증하고 동작을 이해할 수 있도록 구성되어 있습니다.
Verilog 실력을 업그레이드해 봐요
Verilog를 배우고자 하는 분들에게 DDR Memory Controller는 매우 좋은 스킬입니다. 많은 개발경력을 가지고 있는 사람들도 DDR Memory Controller를 접해보지 못한 분들이 많이 있습니다. Verilog를 한 단계 업그레이드 할 기회를 제공하여 드립니다.
실무에 적용 가능한 소스 코드를 제공해요
본 강의를 구매하시는 분들에게는 강의에 설명된 모든 소스를 제공하여 드립니다. 제공되는 소스는 강의를 제작하면서 처음부터 하나하나 코딩하고 검증된 자료들로 구성되어 있습니다. 또한 현업에서 바로 사용할 수 있는 코드들로 구성되어 있습니다. 본 강의를 통하여 DDR Controller의 마스터가 되시길 바랍니다.
📢 강의는 총 4개로 구성되어 있습니다. 본 강의는 3강 입니다.
1강 : Verilog FPGA Program 1
기본 기능 구현
2강 : Verilog FPGA Program 2
Microblaze
3강 : Verilog FPGA Program 3
DDR Controller
4강 : Verilog FPGA Program 4
MCU Porting
기초 : Verilog를 이용한 FPGA 활용 기초
📢 강의는 실습보드에 따라 다릅니다. 강의 구매시 주의하세요.
Arty A7-35T 보드
Verilog FPGA Program 1 (Arty A7-35T)
Verilog FPGA Program 2 (MicroBlaze1, Arty A7-35T)
Verilog FPGA Program 2 (MicroBlaze2, Arty A7-35T)
Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)
Verilog FPGA Program 4 (MCU Porting, Arty A7-35T)
Zynq mini 7020 보드
Verilog FPGA Program 1 (Zynq mini 7020)
Verilog ZYNQ Program1 (Zynq mini 7020)
HIL-A35T 보드 (강의를 위해 자사에서 개발함)
Verilog FPGA Program 1 (HIL-A35T)
Verilog FPGA Program 2 (MicroBlaze, HIL-A35T)
Verilog FPGA Program 3 (DDR Controller, HIL-A35T)
Verilog FPGA Program 4 (MCU Porting, HIL-A35T)
상세 커리큘럼 📚
섹션 1. HW 구성
섹션 2. DDR Controller IP 생성
MIG을 이용하여 DDR Controller IP을 생성합니다. DDR Controller는 생성 과정에 많은 옵션들이 있습니다. 이 옵션들을 잘 알고 설정해야 제대로 동작하는 IP를 생성할 수 있습니다.
본 강의에서는 이러한 과정들을 상세하게 설명합니다.
섹션 3. Simulation
생성된 IP의 동작을 이해하는 것은 매우 중요합니다.
simulation을 통하여 IP의 동작을 이해합니다.
섹션 4. User Interface Logic 구현
simulation을 통해 동작을 이해한 것을 바탕으로 범용으로 사용할 수 있는 User Interface Logic을 구현합니다.
DDR 전영역 write, read, verification을 구현하고 결과를 보드에서 확인합니다.
섹션 5. Frame Buffer 구현
User Interface Logic을 이용하여 영상 데이터를 처리하는 Frame Buffer를 구현합니다.
섹션 6. Spartan6 DDR Controller 구현
ISE 14.7 버전을 사용하여 Spartan6 DDR Controller를 구현합니다.
섹션 7. DDR Memory Access 속도 개선
v2.4에 추가된 내용으로 DDR Memory의 read/write 속도를 개선하는 코드를 구현합니다.
이런 분들께
추천드려요!
학습 대상은
누구일까요?
FPGA를 이용한 영상 데이터 처리
Frame Buffer 구현
Verilog 배우고 싶은신 분
FPGA 배우고 싶으신 분
선수 지식,
필요할까요?
Verilog
vivado
FPGA
안녕하세요
alex입니다.
저는 지난 20여년 동안 대기업, 중소기업에서 개발자로 일해왔고
현재는 작은 기업의 대표로 있습니다.
주요 경력사항은
Verilog HDL을 이용한 FPGA 설계
CCTV용 ISP ASIC 개발 (약 10년)
OLED Display 검사장비 개발 (약 3년)
FPGA를 이용한 장비 개발
MCU FW
STM32
PIC32
AVR, ATMEGA
DSP (TI)
Windows Application Program
Visual Studio MFC, C++
입니다.
커리큘럼
전체
223개
마지막 업데이트일: 2024년 05월 01일