맥북에서 실습 안내는 따로 없나요?가상 머신 띄워서 돌려야만 할까요?

빌드 프로젝트가 안되는 문제는 말씀해준대로 메이크 파일을 붙여넣어서 해결하였습니다. 8장에서 만든 플랫폼에서 간단한 Helloworld 동작을 체크 해보았고, Helloworld는 성공하였습니다.Helloworld 부분은 그대로 살려두었고 중간 중간 출력을 확인해 보기위해 프린트를 넣었구요쓰기 부분을 주석처리하면 읽기동작은 아래와 같이 가능하지만, 주석처리 하지 않으면 Helloworld222부터는 아예 출력 되지 않습니다.ILA에서도 트리거가 안잡힙니다.비바도 버전은 2024.1입니다...추가적으로 AXI 시뮬레이션은 아래와 같습니다. 맛비님이 하신것과 파형이 살짝 다르더라구요

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) [1. 질문 챕터] : 5 장, 6 분 몇7초 쯤[2. 질문 내용] : 클락과 clock enable신호를 &&로 곱연산을 진행하셨는데 앞선 2장에서 clock gating model을 설계하실때는 &로 해서 같은 기능을 하는 코드를 다르게 설계한 이유가 있는지 궁금합니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : & (비트 연산 AND): 비트별로 연산하며, 두 비트가 모두 1일 때만 1이 되는 결과를 반환&& (논리 연산 AND): 논리값을 비교하며, 두 조건이 모두 참일 때만 참이 됨이라고 하던데 어처피 1비트여서 같은 값이 나와서 그런건가 추측해봅니다.================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요.강의에서 나온 시뮬레이션 파형과 , 제가 직접 실행해본 파형이 차이가 있는데, 이것은 그냥 vivado 툴 버전 차이로 인한 것인가요?

안녕하세요좋은 수업 잘 듣고 있습니다. 제가 지금 cadence virtuoso를 자유롭게 다룰 기회를 얻게 되었는데, 이 툴을 활용하여 본 강의를 더 발전적으로 들을 수 있는 방향이 있을까요?또 수업노트도 공유 가능한지 여쭙고 싶습니다 질문이 너무 추상적이라 죄송합니다

안녕하세요,AXI 포트를 작성할 때 보면m_axi_gmem_AWVALID, m_axi_gmem_AWREADY, m_axi_gmem_AWADDR, m_axi_gmem_AWID,위 처럼 되어 있는데 axi는 포트명을 지을 때 rule같은 것이 있나요?ip로 만들고 block design에서 run connection automation을 하면 axi끼리 자동으로 연결되잖아요? vivado가 위 포트들을 어떻게 인식하는건지 궁금합니다.

안녕하세요 강사님, 수강기한이 얼마 안남았는데 수강 기한 연장을 할 수 있나요?좋은 강의 감사합니다. 

예제코드를 찾고 있는데 어디에서 받을수 있는지 문의드립니다.

안녕하세요, 맛비님. 맛비님 강의를 열심히 들으면서 공부하고 있는 수강생입니다.vitis 설치 과정을 계속 실패하여 다음 실습 단계로 진행이 되지 않고 있습니다.현재 저는 노트북에 vitis 설치를 시도하고 있는데 12시간 이상이 소요됩니다. 원래 vitis를 노트북에 설치하는 것이 이렇게 많은 시간이 소요되는 건지 알고 싶습니다.감사합니다.

안녕하세요 맛비님. 다름이 아니라 이제 실습으로 넘어가려 zybo z7을 구매해서 컴퓨터랑 연결하려던 찰나, 케이블이 동봉되지 않았다는 사실을 알게 되었습니다.혹시 어떤 케이블을 이용해서 보드와 컴퓨터를 연결하셨는지 알 수 있을까요?또한 CNN core에 대한 실습을 진행하기 위해 필요한 모든 준비물들을 알 수 있을까요?언제나 유익한 강의 잘 학습하고 있습니다. 감사합니다.

[1. 질문 챕터] : HDL 1장 clock 생성하기 부분 입니다[2. 질문 내용] : 강의 내용만으로 보았을 때에는 always를 통해서 clock을 무한정으로 생성을 한다음 initial begin을 통해 clock 신호가 시작하는 지점을 설정하고, 내가 보고싶은 구간만큼 잘라다가 쓰는것으로 이해했습니다만약, 무한정으로 클락신호를 발생시키는것을 보고싶다면, 어떤식으로 변경이되어야하는지 알고싶습니다[3. 시도했던 내용, 그렇게 생각하는 이유] : 실습을 하면서 문득 들었던 생각이 always가 무한으로 반복하는 구문이라면, 이후의 initial begin구문이 빠지게 되면 clock이 무한정으로 생성되지 않을까? 하는 생각이 들어서 시도해보았습니다. 결과적으로는 그렇게 생성되지 않더라구요 (하기 이미지 참고)#2.5 clk = ~clk로 설정하였으니 주기는 5ns가 되어야 할겁니다.. 근데 반전이 되는시점도 없고 그냥 clock신호가 1에만 머물러 있더라구요clock의 시작점을 0이나 1로 지정하지 않아서 발생한것인가? 해서 clk=0;만을 추가해 보았더니 compile이되지 않더라구요

안녕하세요 맛비님. vitis tool로 혼자 공부하며 이것저것 하다 궁금한게 생겨서 질문 글 남기게 되었습니다.이상하게 Vitis에서는 txt 파일이 읽히지 않습니다.. 안녕하세요 맛비님. vitis관련해서 질문이 있습니다. - 인프런 (inflearn.com)제가 방법을 찾아보다 이전에 다른분께서 질문하셨던 내용을 찾아서 블로그 보며 공부를 하려 했는데 블로그가 들어가지지 않아서 이렇게 한번 더 질문글을 남기게 되었습니다.강의외에 질문을 드려서 죄송합니다..  항상 강의 돌려보며 공부 열심히 하고 있습니다!! 감사합니다!! 

안녕하세요학습을하다가 궁금증이 생겨서 질문드립니다.module d_ff_asyn_rst_en( input wire clk, d, rst_b, en, output reg q ); always @(posedge clk or negedge rst_b or negedge en) begin if (!rst_b) q <= 0; else if (!en) q <= 0; else q <= d; end endmodule이렇게 async rst, en F/F 설계를 했습니다. 여기서 궁금한게 있습니다.( rst_b로 말씀드리면)여기서 rst_b가 negedge일때 always문이 동작하고 rst_b ==0 일떄 q <=0 이라고 했는데 negedege일때 rst_b의 값이 0인지 1인지 어떻게 판별을 하나요?시뮬레이션상에서는 negedge rst_b 트리거가 발생하는 시점에서 rst_b의 값은 0으로판단하고 리셋시키는데 1에서 0으로 바뀌는순간은 기울기가 무한대라서 0인지 1인지 판별할 수 없다고 생각이듭니다...  

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : 현재 강의에서 나온 2022버전의 설치가 tab이 없어 2024 버전으로 설치를 진행했습니다. 영상에 따라서 모두 source까지 진행하였습니다하기 이미지와 같이 에러가 뜨네요permission을 확인하라 하여 su로 바꾸어 진행을 하였을 때 하기 이미지와 같이 에러가 발생을 합니다다른 질문들로 보았을때 위의 세가지가 설치가 정상적으로 되지 않았다 라고 말씀을 하신것 같은데, 어떤부분에서 설치가 안된것인지 알고싶습니다[3. 시도했던 내용, 그렇게 생각하는 이유] : 설치도중에 에러가 뜨지않아 설치는 정상적으로 된것으로 판단됩니다.  또한 강의에서 사용하시는 버전에 비해 최신버전이기에 기능이 부족할것이라고는 생각이 안듭니다================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 맛비님 강의수강중 궁금한점이 생겨 질문드립니다강의시간에 다양한 CNN모델을 배웠는데 대부분 layer가 달라질수록 CI, CO, 각 feature map의 크기가 계속 달라지는데실습에서 설계한 모듈은 고정된 파라미터에 대한 1 layer의 CNN연산인것 같아서요실제 모델을 추론할 때는 각 layer에 맞는 파라미터를 적용시킨 CNNcore를 별도로 제작한 뒤 이를 cascade해야 하나요?[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 맛비님.날이 부쩍 더워졌네요. 더위 조심하시기 바랍니다. LAB8 ILA 실습을 복습하는 중 warning이 떠서 질문드립니다.실습과정 처럼 CLK을 100MHz로 인가하면 잘 되지만, CLK을 2MHz로 줄였더니 다음과 같은 warning이 뜨더라고요. [Labtools 27-3413] Dropping logic core with cellname... at location...[Labtools 27-1974 ] Mismatch between the design programmed and the probes 구글링 해보니 아마 timing viloation으로 인한 것 같습니다. 이것을 해결할 수 있는 방법이 있을까요? 추가적으로 ILA 실습 WAVEFORM에서 x축은 sample을 뜻해보이는데, 인가한 clock의 cycle이라고 보면 될까요? 예로들어 100MHz로 인가했으면 아래의 단위 간격은 10ns일까요?감사합니다.

안녕하세요 맛비님 강의 아주 유용하게 잘 보고 있습니다.다름이 아니라 Full connected core를 설계하실 때는 Bram을 사용 하여 weight값과 input feature map 값을 읽어 왔던 것으로 기억을 하는데 CNN core에서는 Bram을 사용하지 않는것 같아서요. 혹시 이유가 있을까요?

안녕하세요, 맛비님.맛비님 강좌를 통해 하드웨어 설계를 열심히 배우고 있는 수강생입니다.해당 주제에 대한 공부를 시작한 지 안 된 입장이라 사소한 궁금증이 몇 개 생겨서 질문 남깁니다.CNN core를 설계하시는 과정에서 Linux를 사용하셨는데 이 과정의 역할이 무엇인지 이해가 되지 않습니다. 해당 과정을 생략하면 CNN core를 vivado 상에서 설계할 수 없는 건가요?vivado와 vitis 설치를 노트북에 하고 싶은데 해당 프로그램의 용량이 너무 커서 설치가 불가능한 상황입니다. 따로 외장 하드를 연결해서 해당 프로그램을 설치해도 문제 없이 사용이 가능한지 여쭤보고 싶습니다.항상 강의를 잘 듣고 있습니다.감사합니다.

안녕하세요 🙂[1. 질문 챕터] : 19장 9분경입니다.[2. 질문 내용] :다이어그램을 보게 되면 WEA ->1 일 때 DINA가 1111로 들어오고 ADDRA는 bb이며 DOUTA는 1111로 보여집니다. 이때 posedge일 때 DINA를 보내고 DOUTA으로 1111이 나오는데 그림상으로는 동기화가 되어보이지 않아 햇갈리는 것 이 있습니다. 이는 출력 앞까지만 있다가 다음 posedge일 때 1111로 나오는 것인가요? 그림상으로는 동기화가 되지 않고 바로 1111으로 나오는 것 처럼 느껴져서 햇갈립니다[3. 시도했던 내용, 그렇게 생각하는 이유] :

안녕하세요 🙂[1. 질문 챕터] : eg) 챕터 17장 7분 25초 경 step3[2. 질문 내용] :step 3를 step2랑 합쳐도 될까요?[3. 시도했던 내용, 그렇게 생각하는 이유] : 제작을 할 때 DONE 상태에서 다음 클럭을 받을 때 다시 IDLE 상태로 변환하게 되는데 같은 always@(*)로 묶어서 하면 안되는지가 궁금합니다. o_done =0;으로 초기값을 잡아줘야하기 때문에 나눈것인지 그냥 표기상으로 구분을 하기위해 나눈것인지 궁금합니다. ==================