vi /root/.Xilinx/install_config.txt               # 생성된 config 파일을 편집함.이부분에서 잘못된거 같아서 다시 실행 했는데 이렇게 나오는대 혹시 여기서 어떻게 해야할까요??esc -> enter 누르면 이렇게 나옵니다 다시 설치 했는대 이렇게 나옵니강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 맛비님. LED 깜빡이기 실습을 하는 과정에서 맛비님이 올려주신 코드로 실행을 했는데 Bitstream 생성 과정에서 다음과 같은 오류가 떠서 진행이 안되네요 ㅠㅠ혹시 어떻게 해결해야하는지 알 수 있을까요??

ZYNQ7 Processing System IP에서 Clock을 제거를 하였는데 그렇다면 Hello World는 어떤 Clock으로 동작하는건가요?ARM 프로세서 자체 클락인가요?또한 XDC 파일을 추가해주지 않았는데, uart 사용이 어떻게 가능한것인가요?

=================강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

tools 파일에 vivado 설치하려고 했드니만 파일의 디스크 용량이 턱없이 부족하답니다..그래서 설치 최종단계로 넘어가질 못해요.

맛비님 안녕하세요, vitis 관련 궁금사항이 생겨 글 남깁니다. 헤더파일을 확인해 보던 중 sleep함수의 헤더파일이 zynq_fsbl_bsp 안에 include 되어있는것을 확인했습니다.저희가 ip를 만들고 HW export를 진행한 것을 vitis에 올리는 것으로 알고있는데, 그러면 zynq 내부에 sleep 함수에 관한 내용을 포함하고 있다 라고 생각하면 되는지 궁금합니다. 

안녕하세요. 현재 FPGA 강의 진행중에 문제가 생겨서혼자 해결해보려 이것저것 시도하다가 해결이 안되어서 질문 글을 올리게 되었습니다.Hello_Matbi_World 강의 막바지에 Build Project후 Run as Hardware를 진행하였을 때 다음과 같은 오류가 발생하며 진행이 되질 않고 있습니다.방화벽을 끄면 해결된다는 얘기가 있어서 다 끄고도 진행해보았는데 해결이 되질 않아서 조언을 얻고자 글을 올려봅니다.추가++) 현재 툴은 2022.2 버전 사용 중입니다.보드 또한 zybo z7-20을 똑같이 사용 중입니다.4장에서 해당 부분 이전까지는 맛비님과 모두 동일하게 진행하였고, 문제 또한 없었습니다.

안녕하세요.Register 16개를 사용한다고 했는데,왜 Address width가 6 인지 모르겠습니다.Address Map에서 Base Address는 4씩 증가하는데,Address width가 6인게 이해가 안됩니다 ㅠ

Chapter 20/simple_bram_ctrl.v 파일 line 138에서 궁금한 점이 있어서 질문 드립니다! // 1 cycle latency to sync mem output always @(posedge clk or negedge reset_n) begin if(!reset_n) begin r_valid <= 0; end else begin r_valid <= o_read; // read data end end 위 코드에서 1 cycle(10ns) delay가 발생하는 이유가 TestBench 코드에서 True DPBRAM 모델에 데이터를 Write하도록 wiring했고, DPBRAM 모델에서 Read나 Write를 하려면 1cycle이 걸리니깐, 파형이 1 cycle 뒤로 밀린 waveform이 나오는 것이라고 이해했습니다.Q1. 제가 맞게 이해한 것인가요??Q2. 그렇다면, Write를 하는 과정에서도 1 cycle이 delay 되는 것이 맞나요??  

안녕하세요DDR Controller 와 MCU Porting 등록해서 학습 준비(?) 중인데요.학습시 사용되는 보드 구매 하려고 하는데, 현재 재고가 A7-100만 있어서요. ㅜㅜ주신 예제에서 vivado에서 A7-100으로 설정 후 예제 코드 바로 사용가능할까요? 아니면 손을 쫌 봐야 하는지.. 확인 부탁 드립니다. 감사합니다.

c드라이브에 용량이 부족해서 강의 0장에 하단에 커뮤니티 링크를 참조하여 우분투 완전삭제를 진행하고 다시 다운하여 처음 부터 진행하려고 했으나 아래 사진과 같은 문제가 발생하여 진행이 안됩니다. 처음에 할 때는 제대로 install 도 되고 잘되었는데 다시 하려니깐 진행이 안되네요,,10시간 정도 방법도 찾아보고 생각도 해보았지만 검색해도 잘 안나오고 방법을 모르겠습니다...원래는 installing하고나서 ubuntu파일 내에도 들어갈 수있는데 다시 할때는 저런식으로 뜹니다. 

=================강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================강의의 코드에서 #100 reset가 되기전 clk이 #5마다 바뀐다면 always문이 돌아가고 그때의 o_cnt나 o_cnt_always는 x값이라고 표시가 됩니다 그렇다면 +1계산은 되고 있으나 X값인건가요 아니면 +1계산 자체를 하지않나요?(애초에 필요가 없으니 하지않을수도 있다는 생각이들어서요)

Failed to create the hard link /home/matbi/tools/Xilinx/Vitis_HLS/2022.2/tps/lnx64/binutils-2.37/opcodes/.deps/pj-dis.Plo pointing to /home/matbi/tools/Xilinx/Vivado/2022.2/tps/lnx64/binutils-2.37/ld/.deps/eavrxmega3.Po. /home/matbi/tools/Xilinx/Vitis_HLS/2022.2/tps/lnx64/binutils-2.37/opcodes/.deps/pj-dis.Plo -> /home/matbi/tools/Xilinx/Vivado/2022.2/tps/lnx64/binutils-2.37/ld/.deps/eavrxmega3.Po: Invalid argument 설치 과정 끝에 이런 에러가 나타납니다. 문제가 뭔지 알 수 있을까요

안녕하세요 맛비님.이번 강의에서 8비트 곱셈 Core 모듈은 SW보다 HW의 수행 시간이 더 느리기 때문에 HW 가속기로써 적합하지 않다고 말씀해주셔서 다음과 같이 질문 두 가지 남깁니다.병렬 처리하는 HW가 더 빠를 것이라고 생각되었는데, 왜 SW의 수행 능력이 더 빨랐던 걸까요?제 생각에는 SW가 처리하기에 너무나도 단순한 곱셈밖에 없었기 때문에(복잡하지 않았기 때문에),Data loading하는 양이 적어 연산하는 양 자체가 작았기 때문에,AXI4가 아닌 AXI4-Lite를 사용함으로써 Data를 1byte씩만 보낼 수 있었기 때문에라고 생각되는데 틀린 부분이나 더 이유가 있을까요?8비트 곱셈 Core 모듈이 HW 가속기로써 작동하게 만들어주려면 어떤 조치를 취하실 것인지 궁금합니다. HW의 연산 시간이 SW의 연산 시간보다 빨라야 HW 가속기로써의 역할을 하는 것이 아니라, Data loading 시간 + HW의 연산 시간 + HW의 결과를 넘기는 시간이 SW의 연산시간보다 빨라야 HW가속기로써 적합한 것인데, 이를 한 문장으로 표현할 수 있을까요? (HW의 수행 시간이 SW의 수행 시간보다 빠르다? 와 같이) 항상 감사합니다.

처음 ubuntu를 키고 id를 정하고 엔터를 누르고 password쓰라고 해서 쓰려고 했더니만 아예 글이 써지질 않습니다.그래서 아예 ubuntu를 새로 다시 깔았는데 제목과 같은 오류 메시지만 떠서 검색해본 결과 $ sudo reboot를 쳐봤더니만 그대로 password가 설정되지 않은채로 install 되어 모바엑스텀에서 파일을 깔려고 할때마다 password를 치라고 창이 나오면 그대로 멈춰서 자판이 쳐지질 않아서 도무지 다음 단계로 갈 수가 없습니다. 어떻게 해야 좋을까요?ㅠㅠ

Vivado, Vitis 설계 내용을 수정한 후 보드에 프로그램을 바로 올려서 확인하는 방법이 있는지 궁금합니다. 현재는 Block design을 수정하게 되면 아래 과정을 진행하여 보드에서 동작을 확인합니다. Synthesis, implementation, Generate Bitstream -> xsa file을 추출하여 Vitis에서 다시 Application project를 생성 -> Build Project, Run as hardware  이러한 과정을 모두 거치는 것이 시간이 너무 오래 걸립니다. 혹시 위 과정에서 설계 내용을 수정했을 때 하지 않아도 되는 과정이 있을까요?? 또는 추출한 xsa file을 Application Project를 생성하지 않고 바로 적용시키는 방법이 있을까요??

FPGA 9장 Integrated logic analyzer(ILA) 관련 문의이전 8장 강의에서는 HW IP Core 디버깅을 위해서 ILA를 사용 했었습니다.9장에서는 S00_AXI - M_AXi_GP0 에 대해 따로 ILA ip를 만들지 않고 Wrapper 처리 하였는데,1) AXI interface-PS 디버깅 검증을 위해 항상 필요한것이 아닌가요?2) 함수 include .h라이브러리에서"xil_io.h" 라이브러리에서 Write/Read 기능을 이용하여"xparameters.h"에 있는 라이브러리 Base Address을 이용한 것을 확인하였습니다. include 폴더에는 수많은 라이브러리 .h 파일이 존재하는데, "xil_io.h"에 write/read를 할 수 있는 함수가 있다. / "xparameters.h"에 Base Address에 대한 정보를 사용자가 쓸 수 있다. 각 라이브러리안에 기능들을 확인할 수 있는 문서가 따로 있을까요? 없다면 SW를 구현할때 저 파일을 일일이 다 보면서 사용자가 어떤 함수를 구현할지 결정해야 할까요?

 ERROR: [XSIM 43-3225] Cannot find design unit work.hello_world in library work located at xsim.dir/work.ERROR: Please check the snapshot name which is created during 'xelab',the current snapshot name "xsim.dir/hello_world/xsimk" does not exist 이런 에러가 떠서질문을 검색해보니 gcc가 잘 설치가 안되어 있다길래sudo apt-get updatesudo apt-get install gcc설치했음에도 ./build 가 실행이 안됩니다.

가능할까요?

안녕하세요 맛비님. 오늘 시작한 수강생입니다. 다름이 아니라 linux 환경에서 vivado 설치 중 source 입력 과정에서 어려움을 겪고 있습니다.정확히 어디인지 말씀드리자면,맛비님의 설치 가이드 google doc 중, 파란색 하이라이트 부분을 입력한 후, 위 사진과 같이 "No such file ro directory"라는 구문이 떴습니다. 이 문제를 해결하고자 커뮤니티에 "source"라는 키워드를 검색하고 저와 비슷한 사례를 찾아본 결과, https://www.inflearn.com/questions/570658/source-%EA%B3%BC%EC%A0%95%EC%97%90%EC%84%9C-x27-no-such-file-or-directory-x27-%EC%97%90%EB%9F%AC이 수강생분께서 질문하셨던 것과 비슷한 맥락의 경로 문제를 겪고 있는 것 같다고 생각이 들었습니다. 따라서, 경로 재설정을 하면 되려나?라는 생각으로 방법을 구글링을 해보았으나 정말로 그 문제인지 판단이 서지 않아 질문을 올려봅니다.제 컴퓨터와 노트북에서 동시에 설치를 진행하였고 노트북에선 "vivado &"까지 실행된 것으로 보아, 컴퓨터에서 설치 과정 중 복사 붙여넣기 할 때 제 실수로 인해 발생한 것 같습니다. 위 문제에 대해 해결책을 제시해주시면 정말 감사할 것 같습니다. 강의 설명에 말씀해주신 것처럼 리눅스 환경 입문이랑 설치 과정부터 정말 어려운 것 같습니다. verilog hdl, fpga뿐만 아니라 linux 또한 1타 선생님이신 것 같습니다. 좋은 강의 앞으로 열심히 수강하겠습니다! 좋은 주말 되세요.