안녕하세요! 강의 잘 보고 있습니다.13장을 수강 중에 질문이 있습니다.C코드는 어셈블러로 바꾸면 같은 기능이 여러줄이 되는 걸로 알고 있습니다. 예를 들어 밑에 코드에 있는 Xil_Out32함수를 수행하려면 여러번의 Clock이 걸릴 것이고/ HW는 데이터를 옮길 때는 1 Cycle이 걸릴테니 데이터 이동 시에 문제가 없는 것 같습니다.그런데, 만약 HW가 write동작을 수행하는데 10cycle이 걸리고/ Xil_Out32함수가 register에 쓰는 데 5Cycle이 걸린다면HW가 데이터를 BRAM에 다 쓰지 못한 상태에서 Xil_Out32함수 register의 값을 덮어쓰니 문제가 발생할 거 같습니다. 이를 해결하려면 어떻게 해야 하나요? 아래 코드에서 write_buf[i]가 하는 역할이 궁금합니다.  추가적으로... 리눅스에서 tb를 돌리면 어떻게 windows의 vivado창이 뜨는 건가요? (리눅스만 있었다면 안되지만, 윈도우 환경에 리눅스를 깔아서 가능한건가요?)감사합니당for(i=0; i< MEM_DEPTH ; i++){ write_buf[i] = rand(); Xil_Out32((XPAR_LAB13_MATBI_0_BASEADDR) + (MEM0_DATA_REG*AXI_DATA_BYTE), write_buf[i]); }

reg scl_o;always @(posedge mclk or negedge reset)beginif(~reset) scl_o <= 1'b1;else scl_o <= s_idle ? 1'b1 :s_start_runw ? ((srw_cnt1==period2) ? ((srw_cnt2==5'd20) ? 1'b0 : ~srw_cnt2[0]) : scl_o) :s_runw ? (( rw_cnt1==period2) ? ((rw_cnt2 ==5'd19) ? 1'b0 : rw_cnt2[0]) : scl_o) :s_stop_runw ? ((prw_cnt1==period2) ? ((prw_cnt2==5'd19) ? 1'b0 : ((prw_cnt2>=5'd20)&&(prw_cnt2<=5'd22)) ? 1'b1 : prw_cnt2[0]) : scl_o) : s_start_runw ? ((srw_cnt1==period2) ? ((srw_cnt2==5'd20) ? 1'b0 : ~srw_cnt2[0]) : scl_o) :s_runw ? (( rw_cnt1==period2) ? ((rw_cnt2 ==5'd19) ? 1'b0 : rw_cnt2[0]) : scl_o) :이 부분에서 ~srw_cnt2[0] 부분과 rw_cnt2[0]부분을 왜 이렇게 설계하신건지 알수있을까요?

강사님께서 답변 도와주신 덕분에 반복하다보니 다시 이 과정까지 올 수 있었습니다!! 제가 어제 설치를 진행할 때 이 부분에서 강의 내용을 보면 저 /tools를 지우고 새로운 주소를 입력하시는데, 저 /tools가 안 지워져서 재설치를 진행했었습니다. 혹시 저 /tools를 지우는 방법을 알려주실 수 있나요?

우분투 설치 진행을 하다가 거의 다 완료한 상태에서 갑자기 오류가 발생해 삭제 후 재설치를 했는데 이 오류에서 벗어나질 못합니다...ㅠㅠ다른 분의 질문에서 남겨주셨던 WSL 제거 링크도 해보았지만 소용이 없었습니다..한 6시간정도 머리 싸매고 모든 방법을 시도해보다가 안 돼서 혹시나 예전에 방법을 찾으셨나 싶어서 지푸라기라도 붙잡는 심정으로 글 써봅니다..

안녕하세요 맛비님 14장 8승기 설계 후 Simulation 과정에서 의문점이 들어 질문 드리게 되었습니다.1) 우선 simulation결과는 위와 같은데, r_valid, o_valid가 0으로 초기화(@100ns)는 되었는데 그 다음 rising edge부터 Z로 나오네요. 제 코드가 문제가 있어서 이렇게 나오나 싶어서 맛비님의 코드로 다시 돌려봐도 이렇게 나옵니다. 혹시 다른 질문 내용 중 문제점을 찾을 수 있나 확인해봤는데, high impedence Z는 signal이 연결되지 않은 거라고 답변해 주셨는데, 올려주신 코드대로 simulation을 돌렸는데 왜 이렇게 되는 건지 이유가 궁금합니다.2) Testbench의 Initial Block에서0부터 99까지의 수의 8승을 test하기 위하여 위 코드를 사용하셨는데,@(posedge clk);부분이 있는 이유가 뭔지 궁금합니다. Clock의 positive edge에서 반응하긴 하지만, 그 다음에 뭔가를 하지 않고 바로 다음 loop를 돌거나, for문을 탈출하는데, 결국 이 부분이 하는 역할이 뭔지 궁금합니다. @(posedge clk); 이후에 지시하는 바가 없기 때문에 결국 sensitivity list를 통해서 들어왔다 해도 없는거랑 똑 같은 것 아닌가요? 아니면 다음 negedge가 오기 전에 posedge까지 해당 loop를 유지하기 위해 있는 건가 싶기도 했는데 그런 의미인가요? 어떤 의미가 있는 부분인지 여쭤보고 싶습니다! 3) 강의 듣다가 문득 생각이 난 것인데, 왜 Linux(WSL)환경에서 설계를 하는게 중요한가요?결국 synthesis까지 가면 Linux기반의 EDA tool을 쓸 수밖에 없어서 그런건가요? script기반의 자동화에 용이해서 그런가요? 어떤 점에서 rtl 엔지니어들이 대부분 현업에서 Linux기반으로 작업을 하시는데 큰 이유가 되는 것인지 궁금합니다. 중요하다고 말씀은 하셨는데, 아직 체감이 되는 단계는 아니어서요.. 긴 글 읽어주셔서 감사합니다. 강의 항상 잘 듣고 있습니다 :)

exit 써서 root 나오시라 했는데 아무리 해도 ,, root인데 어떡하죠?...ㅜㅜ

개발보드가 도착하기전에 한번 전체페이지를 돌려보았는데, 딱하나 아래 페이지가 안보입니다.저만그럴까요?? 섹션 7. lwIP활용lwIP 활용 - 11

안녕하세요 맛비님. 항상 좋은 강의 잘 보고 있습니다. 제가 맛비님 강의를 들으면서 실습을 다 진행해봤습니다. 항상 vivado에서 ip를 만들고 zynq보드와 연결해서 xsa파일로 export를 진행하고, vitis에서 c코드를 build하고 실행하는 식으로 진행을 했는데, 잘 작동하던 vitis의 run과정에서 다음과 같은 에러가 발생했습니다.분명 hardware로 run을 하면이런식으로 다 완료가 되고 보드에 초록불까지 들어오는데 해당 에러가 발생합니다.어제까지만 해도 잘 되던 보드가 왜 이러는지 알 방법이 없습니다.유사한 에러들이 있나 구글링을 해봤는데 명확한 해답보단 보드 자체의 하드웨어 문제인듯 하니 run 설정에서 reset을 해보라는 등의 애매한 답변만 있는듯 해서 혹시 맛비님이 해답을 알고 계신다거나, 혹은 하드웨어 초기화방법같은 것을 알고계신다면 알려주시면 감사드리겠습니다.추가로 말씀드리면 해당 에러를 해결해보려고 lab9과정을 다시한번 따라해봤는데zynq보드와 led ip를 합치고 address 맵을 보니 이전과 다르게 나오고 뭔가 주소 체계가 망가진? 그런 느낌이었습니다. 또한 보드의 power를 on/off도 많이 해보고 혹시 jtag 점퍼 문제가 아닐까 해서 계속 확인해봤는데 해당 문제는 아닌듯 했습니다. 도움주시면 정말 감사드리겠습니다.감사합니다.=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

바쁘신중 수고많으십니다. zybo z7-10으로 현 강의를 수강중인 학생입니다.지금껏 강의를 따라오면서 이상이 없었는데, 실제로 따라하는 과정에서 레지스터에 값을 쓰는 동작이 잘 되지 않아 질문드립니다.우선, 강의 내용을 여러번 돌려보며 제가 놓친 부분이 없는지 파악하였고, 사용된 코드 역시 맛비님이 제공해주신 파일로 모두 복사해서 사용했습니다.그럼에도, 레지스터에 쓰는 동작에 약간 문제가 있는것 같습니다.. vivado와 vitis 양쪽 모두 문제가 발생하지 않았는데, fpga에 c파일을 올리고 나서 입력으로 값을 넣어주면 led가 점멸하지않고 steady하게 켜져있는...문제가 발생하고있습니다(값을 넣지 않으면 스위치를 켜도 점등하지 않음) 다른 예시로, 제가 본 강의를 응용해보고자 레지스터 10개에 값을 입력하는 실습을 진행하였는데 이때는 0~2번째 레지스터에만 값이 정상적으로 입력되고 3번째에는 '1', 4~8번은 '0', 9번은 쓰레기값이 저장되는 것을 확인했습니다. 혹시 FPGA의 불량일까요? 혹은, 값을 입력하는 data = Xil_In32()쪽을 수정하면 해결될지, 맛비님 생각은 어떠실까 여쭤봅니다.. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

유튜브에 올라온 vivado2022.2설치를 보면서 따라하던 과정에서, 제가 우분투, mobaxterm, vivado가 설치되는 리눅스 환경까지 C드라이브가 아닌 D드라이브에 설치를 하고 싶습니다. 리눅스 환경은 C드라이브에서만 가능한가요? D드라이브의 용량만 사용할 수는 없는 건가요? wsl을 microsoft store에서 다운을 받으니, 설정에서 의도적으로 새로 설치되는 앱을 D드라이브로 향하도록 설정하였습니다. 그렇고 나서 D드라이브에 WindowsApps라는 파일이 자동으로 생성되었습니다. 그 상태에서 wsl을 microsoft store에서 다운을 받고 실행했을 땐 정상적으로 작동했습니다. 하지만 저는 정확히 wsl(ubuntu)가 정확히 어디에 설치되었는지 의심이 되었고, 찾아보던 중 앱의 위치를 바꾸는 방법이 있었습니다. 그래서 이것을 따라 우분투를 D드라이브로 이동을 시켜보았습니다. 최종적으로 다시 ubuntu를 실행해 보니 "파일을 찾을 수 없다고" 나왔습니다.C드라이브 용량을 사용하지 않고, D드라이브에 리눅스 포함 vivado 모든 파일을 저장하는 것이 가능한가요?

안녕하세요 맛비님의 2가지 강의를 모두 수강했는데요 복습을 하던 중 문득 제가 만든 모듈의 웨이브폼을 간단하게 확인하고 싶어서 질문 드렸습니다 윈도우 환경에서 리눅스에서 하던 것 처럼 간단하게 cmd 창에서 build 를 통해서 tb와 모듈을 빌드하고 웨이브폼을 관찰할 수 있는 방법이 있을까요..?이제 막 공부하고 있는 초보 개발자입니다 ㅠ 시간 되실때 질문 받아주시면 감사하겠습니다

강의 내용과는 무관할 수 있습니다. 혹시 Vitis 및 Vivado를 사용하시면서 경험해보셨을까 싶어서 문의드립니다.OS: Windows10, Windows 11, Ubuntu 20.04Vitis 2021.2 (윈도우용), Vivado 2021.2.1 (윈도우용)Vitis 2021.2 (리눅스용), Vivado 2021.2.1 (리눅스용)보드 디자인 내에 MPSoC 블록 1개, Bram cotrol 블록 총 72개, AXI interconnector 2개 등으로 구성되어 있고, MPSoc의 FPD에서 AXI interconnec로 연결 후 AXI Interconnector에 bram control이 연결되는 구조입니다.입력에서 메모리에 저장되는 경로가 2개일 때(Bram control 70개)까지는 bitstream 생성 및 XSA생성, Vitis에서 플랫폼 생성이 드라이버 생성 등이 모두 정상이었습니다.경로가 2개에서 4개로 늘려면 Bram control은 72개까지 사용까지 늘어난 상태에서 bitstream도 잘 생성되었고, XSA 파일도 만들었습니다.Vitis에서 XSA파일을 읽어와 플랫폼을 만들고 확인해보면, PS영역(MPSoC 설정)의 Address 범위는 확인이 되는데, PL영역(Bram control)의 address는 보이지 않습니다. PS영역은 driver가 생성이 되었는데, PL영역의 driver가 생성되지 않습니다.윈도우10, 11, 우분투에서 진행해 봤는데 모두 동일한 증상을 보입니다.혹시 이런 경험이 있으신지요?강의와 무관한 내용이지만 혹시 경험이 있으시다면 답변 부탁 드리겠습니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================CNT_BIT를 31비트로 설정하신 이유가 있으신지가 궁금합니다. 만약 4096을 사용해야한다면 13비트면 충분한데 31비트로 설정할 경우 비트를 과투자하게 되는게 아닌지 궁금합니다. 그리고 0x00~0xFFF 까지의 4096의 depth를 사용하기 때문에 12bit도 충분하지 않은가 생각했었는데 0~4095가 아닌 1~4096을 사용하는 이유도 궁금합니다..

안녕하세요, 맛비님. 유익한 강의 감사드립니다.Lab 13 memory read/write 실습까지 마치고, 제가 설계한 core로 테스트해보는 중 문제가 생겨 문의 드립니다.우선, register 0~3까지 사용하는 block 이며 0, 1에서 데이터를 받아 core에 넘겨주고, core가 메모리에 어떠한 데이터를 쓴 뒤, 강의처럼 2의 메모리 주소에 있는 데이터를, 3에 넣는 방식으로 설계해보았습니다.이 동작은 AXI Verification IP에서는 의도대로 동작을 하고 있습니다.그러나 이 core를 zynq에 연결하여 bitstream을 작성 후 vitis에서 똑같이 해보려했는데, 제대로 출력되지 않고, 항상 0이 출력됩니다.이렇게 두 결과값이 다를수도 있는 것인가요..?감사합니다.

 안녕하십니까?이 강의에서 BRAM 영역의 Width와 관계없이,Addr[0], Addr[1]로 표현하셨는데,이 메모리 공간의 실제 주소(절대 주소)가 어떻게 되는지 궁금합니다.예로 0x4000 0000 에 BRAM을 할당 했을때,Addr[0] :Addr[1] :각강의 주소가 어떻게 되나요?Width : 16 or 32일 때 가정해서Width와 관계없이, 무조건 1씩 증가하는 것으로 봐야 하나요?만약 VITIS에서 접근할려고 할 때, 주소를 어떻게 해야 할지 궁금합니다. 

안녕하세요 맛비님.맛비님께서 3차원 Convolution 연산 모듈을 설계하기 위해서 3개의 계층을 가진 모듈로 설계하셨던 것에 궁금한 게 생겨서 질문드립니다.1차원 연산을 위한 최하위 계층, 그 위의 2차원 연산을 위한 하위 계층, 그 위의 3차원 연산을 위한 Top 계층, 이렇게 세 개의 계층을 나누셨는데,1.한 모듈에서 Register를 많이 추가하여 이 기능을 전부 할 순 없나요? (FSM으로) 즉 하나의 계층을 가진 모듈로 3차원 연산 모듈을 구현할 수는 없는 건가요?2. 이와 같이 할 경우 단점이란 것이 존재할까요?

기존에 이미 작성되어있던 코드를 지우고 제가 영상보면서 연습 차 다시 작성했는데..-_-;저장하고 그 후에 ./build 실행하니 다양한 오류가 뜨더라구요... raineesm@DESKTOP-VLU7A79:~/Matbi_VerilogHDL_Season1/chapter_2$ ./buildWARNING: [XSIM 43-3479] Unable to increase the current process stack size.INFO: [VRFC 10-2263] Analyzing Verilog file "/home/raineesm/Matbi_VerilogHDL_Season1/chapter_2/tb_clock_generator.v" into library workINFO: [VRFC 10-311] analyzing module tb_clock_generatorERROR: [VRFC 10-8414] extra comma in port association list is not allowed [/home/raineesm/Matbi_VerilogHDL_Season1/chapter_2/tb_clock_generator.v:56]ERROR: [VRFC 10-8530] module 'tb_clock_generator' is ignored due to previous errors [/home/raineesm/Matbi_VerilogHDL_Season1/chapter_2/tb_clock_generator.v:21]Vivado Simulator v2022.2Copyright 1986-1999, 2001-2022 Xilinx, Inc. All Rights Reserved.Running: /home/raineesm/tools/Xilinx/Vivado/2022.2/bin/unwrapped/lnx64.o/xelab tb_clock_generator -debug wave -s tb_clock_generatorMulti-threading is on. Using 2 slave threads.ERROR: [XSIM 43-3225] Cannot find design unit work.tb_clock_generator in library work located at xsim.dir/work.ERROR: Please check the snapshot name which is created during 'xelab',the current snapshot name "xsim.dir/tb_clock_generator/xsimk" does not exist  

reg를 선언 후에 F/F에서 사용하지 않고 내부 IP Block으로 바로 연결되어도 괜찮을까요?

기초가 너무 부족한 학생입니다.reg signed [15:0] data [0:31];16bit 데이터를 32개의 어레이로 선언하는 방식이 이것이 맞는지 궁금합니다.사실 RTL anlysis를 통해서 schematic이 제대로 생성되었는지 확인하였는데, 다음 synthesis 과정에서 constraint wizard로 적절히 파일을 생성해준 다음 synthesis를 진행하였습니다.그런데 error와 warning은 없는데 schematic이나 utilization 정보를 보면 터무니 없는 정보들이 나옵니다.혹시 어떤 부분을 확인하면 도움이 될까요? 저는 개인적으로 어레이 선언한 부분이 잘못된 것인가해서 앞서 질문을 드렸는데 synthesis에서 에러는 안뜨고 전혀 엉뚱한 결과를 내서 디버깅중입니다. ㅜㅜ

맛비님 안녕하세요! 항상 좋은 강의 감사합니다. 다름이 아니라, 질문 사항이 있어 글 남기게 되었습니다.CNN 가속기를 설계한 후 YOLO나 Lesnet과 같은 알고리즘과 접목하여 CNN 객체 인식을 동작하고 싶은 상황입니다. 하단의 프로세스로 진행하는 것을 생각하고 있는데 각 단계별 가능여부가 궁금합니다. 1) XIlinx 상에서 CNN 알고리즘 library를 import한다-> (vitis AI 라이브러리가 있으나, 이를 지원하는 보드가 한정적이라, 해당 라이브러리가 아닌 다른 라이브러리 혹은 tool이 있는지 궁금합니다)2) 알고리즘에서 CNN 연산 가속기 부분만 따로 가져와 연산을 돌린 후 Vitis 상에서 입력 받는다-> 이러한 구상이 적용 가능한지 궁금합니다. 편하실 때 답변 부탁드리겠습니다. 감사합니다.