메뉴얼 대로 따라했을 때 위의 사진처럼 Vivado 폴더를 다 지워버리는 것 같은데...이 문제를 어떻게 해결해야 할까요? 영상 보면서 3번 시도해봤는데 안돼서 여쭤봅니다...!

안녕하세요 수업에서 제공한 실습들에서는 zybo board 내의 DRAM은 사용하지 않은 것인가요? FPGA 구조에 대해 검색하다가, FPGA board에는 fpga 칩과 메모리인 dram이 포함되어 있다는 것을 보았는데, 실습들에서는 my_ip 내부의 registers와 BRAM들만 사용하는 것 같아서 질문드립니다. 만약 사용하지 않으신 거라면, 그렇게 하신 이유가 따로 있는 건지 궁금합니다. 감사합니다.

CNN Core C 코딩(Golden Model 만들기)를 따라 실습하고 있습니다.make를 사용하여 build를 하고 싶습니다.에러는make: *** [Makefile:15: cnn_core] Error 127 이라고 뜹니다.어떻게 해결할 수 있을까요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 fpga 7강 AXI4-Lite의 verilog code를 보다가 질문이 있어 어렇게 올립니다.19분 41초 쯤 read와 관련된 verilog code를 보면 보여지는 AXI-lite의 5개의 channel 과는 다르게 Read response 관련해서 S_AXI_RRESP가 있는 이유가 궁금하며 read response와 관련된 ready/valid handshake가 없고 read에 관련된 handshake 만 있는 이유 또한 궁금합니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================맛비님께서 강의 중 clean 파일은 Simulation 이후에 생성된 불필요한 파일들을 제거하기 위해 만들었다고 하셨습니다. 그렇다면 맛비님이 주신 파일을 사용하지 않고 제가 vivado를 켜서 개인적으로 설계를 진행할 때 계속해서 시뮬레이션을 돌리면서 ./claen을 사용하지 않는다면 추후에 용량 문제가 생길 수도 있는 건가요..?만약 용량 문제가 생긴다면 따로 clean 파일을 깔아줘야 할까요?

안녕하세요 강의를 잘 듣고 있는 수강생입니다!다름이 아니라 맛비님께서는 강의에 사용하시는 코드를 모두 제공 해 주셔서 해당 코드를 기반으로 강의를 진행하다 보니 제가 직접 RTL 코드를 작성할만한 타이밍이 많이 없더라구요ㅠㅠ (제가 그냥 무지성으로 강의만 듣고 따라하는 것도 있는 것 같습니다...^^;;)강의를 들으며 강의에서 사용하시는 RTL 을 직접 코딩하며 진행 해 보고 싶은데 어떤식으로 하면 될까요...? 제공 해 주시는 타이밍 다이어그램과 블록 다이어그램을 기반으로 혼자 작성 해 보는 방식으로 진행 해 보면 될까요?

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================Simulation을 보기 전에 Objects에서 Name이 안뜨는 문제가 존재합니다. 오른쪽 마우스를 눌러서 Name을 뜨게 하려고 시도해도 저렇게 회색으로 선택할 수 없게 나옵니다. 뭐가 원인일까요...? 

테스트벤치에서 current state 가 S_DONE 이 되기 전에 s_valid, m_ready 둘다 '1' 이 될 수가 있어, 마지막에 o_hs 조건에 따라 fwrite 가 한번 더 발생할 수 있네요. s_valid 나 m_ready 랜덤 생성할 때 아래 is_done 조건이 추가돼야 할 것 같습니다. if(c_i_state == S_RUN & !is_i_done)if(c_o_state == S_RUN & !is_o_done)

안녕하세요, 양질의 강의 늘 감사합니다.다름이 아니고, 9장 강의를 보고 직접 실습해보던 중 다른 질문에서 올라온 것 처럼 vivado에서 GUI상 address가 다르게 표시되는 문제를 겪었습니다. 아래의 사진입니다.  하지만 IP configuration을 다시 만지니 제대로 뜨기도 하여 tool의 error라고 생각하여 넘어갔습니다.하지만 Vitis에서 PL 제어를 할 때 LED가 원하는대로 동작하지 않는 것을 확인했습니다. 그래서 vivado에서 디버거로 레지스터 단위로 주소를 확인해보려고 했습니다 분명 이처럼 base address는 0x43c00000이지만 레지스터에 데이터를 써보아도ARADDR에는 base address가 전혀 반영되지 않고 base address가 0부터 계산되고 있습니다. Xil_Out32의 첫번째 인자에 여러가지 base address를 넣어봐도 reg_num*AXI_DATA_BYTE만 반영되어 0, 4, 8, c .. 이렇게만 주소값으로 들어가네요.. 다음 랩도 주소값을 사용할텐데 진행이 어려울까 걱정됩니다.vivado, vitis 2022.1이고, zybo z7-10입니다. 감사합니다ㅜㅜ

안녕하세요 :) 알려주신 D드라이브 PATH에 다운로드 경로를 설정하여 다운로드 완료하였습니다. 후에 SOURE과정으로 넘어가려고 하니 VIVADO폴더 파일 자체가 없길래 재설치도 해보았습니다. 재설치하는 중에는 VIVADO폴더 및 다른 여러 폴더도 설치 되길래 이번에는 성공적일것이라 생각했는데 마무리 단계에서 다 삭제되는 것 같습니다. 다음과 같은 터미널창이 출력되고 다운로드가 완료되었는데 정상적인 다운로드 과정이 아닌가요?어떤 부분이 문제점일까요? 감사합니다 :)

안녕하세요 맛비님.노트북 새로 구매후에 vitis 설치부터 다시 해보고있는데,이전 노트북에서는 분명 잘 되었던 bitstream generation이 에러가 뜨면서 안되네요 ㅠㅠ아래는 Log내용입니다...TclStackFree: incorrect freePtr. Call out of sequence? 용량 줄이는 선택옵션으로 설치했는데(Socs 체크) 이게 문제일까요?보드추가 인식까지 완료한상태입니다... 재설치를 한번 해보았는데도 똑같네요 ㅠㅠ 컴퓨터 사양은 ram 16gb, cpu 4.5ghz, sdd 용량도 넉넉하여 사양문제는 아닐듯한데 커뮤니티 히스토리 검색해보아도 유사사례가없네요..  혹시 이런 경험 있으신가요?

"접근이 불가능합니다" 라고 뜨며 다운로드가 불가능합니다.

 axi_lite ip를 만들고 시뮬레이션을 보던 와중에 궁금증이 생겨 질문합니다.다른 채널의 신호들은 ready/valid handshake를 정확히 지켜서 r/v가 켜진 후 다음 clk edge 에서 신호가 업데이트 되는데 AR 채널만 다른 타이밍에 업데이트 되더라구요!아직 코드를 자세히 리뷰해보지 않았는데 맛비님의 설명도 듣고싶습니다 감사합니다

Vitis에서 더미파일을 만든 후 FPGA에 비트스트림을 올렸는데, Vivado에서 비트스트림 만들고 바로 올리지 않고 굳이 vitis에서 올렸던 특별한 이유가 있나요?!처음에는 PS에서 공급하는 CLK 주기를 조작하기 위해서라고 생각했는데, 생각해보니 vivado에서 block design 할 때 clk 주기를 이미 줬더라구요..! 궁금합니다 PL영역 안에서 (PS와의 연결 없이) 사용하는 clk의 기본 클락 주파수가 있을텐데, (아마 100Mhz였나요..) 이를 PS와의 연결 없이 조절할 수는 없는건가요?!감사합니다 :)

안녕하세요 맛비님!우선 항상 강의 잘 듣고 있습니다:)다름이 아니라 chapter 19에서 myip_v1_0_S00_AXI.v 코드에서 질문이 있어 글 남기게 되었습니다.사진 속의 부분처럼 register에 관한 코드가 왜 이렇게 많이 있는지.. 잘 이해가 되지 않습니다.저는 이 코드 파일은 AXI를 정의하는 내용이고, 따라서 mem0_axi_addr에 'h8, 'hc, 그리고 mem1_axi_addr에 'h10, 'h14만 적으면 되기 때문에 저렇게 많이 정의할 필요가 없지 않나 하는 생각이 들었습니다.직접 register에 data를 적는 게 아니라 BRAM에 data를 적기 위한 내용이 아닌가요? 따라서 두 번째 사진 같은 부분의 필요가 잘 이해 되지 않습니다. lab19_main.c에서 보면do{read_data = Xil_In32((XPAR_LAB16_MATBI_0_BASEADDR) + (STATUS_REG*AXI_DATA_BYTE));} while( (read_data & IDLE) != IDLE);에서도 그렇고do{read_data = Xil_In32((XPAR_LAB16_MATBI_0_BASEADDR) + (STATUS_REG*AXI_DATA_BYTE));} while( (read_data & DONE) != DONE );에서도 모두 AXI address에 STATUS_REG*AXI_DATA_BYTE = 4를 넣어줬는데, S00_AXI 파일에서는 address가 'h4일 때에 대해서는 정의된 바가 없는 것 같아서요,S00_AXI 코드 맨 마지막 부분always @(posedge clk) beginif(!reset_n) begin // sync reset_nslv_reg1 <= 32'b0;end else beginslv_reg1[0] <= i_idle;slv_reg1[1] <= i_running;slv_reg1[2] <= r_done;// no use [31:3]endend을 보면 reg1과 연관이 있는 것 같은데 어느 부분을 보고 이걸 알 수 있는 건가요?항상 감사합니다!

안녕하세요!다름아니라 알려주신 build파일 작성 방법을 바탕으로 아래 사진과 같이 RTL/ 과 SIM/ 하위의 모든 파일을 포함시켜 build파일을 작성해보려고 했고아래와 같이 build파일을 작성하였습니다.그리고 build를 실행해보니 아래와 같은 오류가 떴는데 혹시 어떻게 해결해야 할까요!

안녕하세요! 1장 공부하다 궁금한 점이 생겨 질문드립니다.다음과 같이 display를 실행 했을 때, 결과가 아래와 같이 나왔습니다. 이때 0과 100 사이에 왜 공백이 생기는지 궁금합니다.이 공백을 없애는 방법도 있나요?

코드를 열어보면 다음과 같이 어긋나는 경우가 많은데 실습 강의를 보면 줄이 딱 맞춰져 있더라구요.그래서 혼자 줄 맞춰보려고 하는데 Tab 키를 누르면 잘 맞춰질때가 있는 반면에 혼자 공백이 많이 생기는 경우가 있더라구요. 그래서 스페이스바로 맞추었는데..혹시 Tab 키 말고 다른 키가 있나요?

안녕하세요 리눅스 비바도 설치 영상을 보고 있는데제가 맥북으로 넘어온지 얼마 안돼서 잘 모르겠어요..맥북도 똑같이 설치 과정 따라오면 되나요?맥북도 리눅스 설치해야하나요??=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

지금까지는 맛비님이 제공해주신 코드를 활용하여 인터페이스를 이해하는데만 집중했습니다.하지만 문득 제가 직접 디자인이 가능할까 싶어 처음 단계부터 시도 해봤는데요. AXI4-LITE IP를 생성하는 것까지는 알겠는데, Verilog 코드로 작성된-myip_v1_0.v-- myip_v1_0_S00_AXI.v이 형태의 템플릿은 어떻게 생성하는지를 모르겠습니다,, 혹시 강의에서 이미 설명해주신 내용이라면 몇 강에서 말씀해주셨는지 알려주시면 감사드리겠습니다. (일단 저는 찾지 못 했습니다,,) 추가로 for ( byte_index = 0; byte_index <= (C_S_AXI_DATA_WIDTH/8)-1; byte_index = byte_index+1 ) if ( S_AXI_WSTRB[byte_index] == 1 ) begin // Respective byte enables are asserted as per write strobes // Slave register 0 slv_reg0[(byte_index*8) +: 8] <= S_AXI_WDATA[(byte_index*8) +: 8]; end여기서 S_AXI_WSTRB 관련해서 궁금한 점이 있습니다.AXI4-LITE IP로 인가된 DATA를 reg에 4byte을 모두 write 하려면, WSTRB가 4'b1111 이어야 하는 것으로 알고 있습니다.하지만 WSTRB에 4'b1111 값을 할당하는 코드를 어디서도 찾질 못 하겠습니다,, HW, SW 모두 찾아봤지만 못 찾았습니다 ,,코드는 잘 작동하고 있고 실습에서도 이상은 없었습니다. WSTRB는 4'b1111이 맞고 제가 코드를 찾지 못 하는 것일 테지요 ,,, 해당 코드가 어디에 있는지 알려주시면 감사드리겠습니다 ! 항상 수고에 감사드립니다.