=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================SoC on-chip-interconnect bus는 시스템 전체 퍼포먼스에 큰 영향을 주며, 이를 설계/검증하는 것은 매우 어려운 일이라고 하셨습니다.AXI 인터페이스는 정해진 규약대로 설계됩니다. interconnect bus만 따로 설계하는 전문가가 있다면, 그들이 추가적으로 최적화하고 설계하는 부분은 어떤게 있는지 keyword를 알 수 있을까요?고민해본 바로는 SoC내엔 수많은 IP가 있고, 그것은 제품마다 다르기 때문에 각 상황에 어떤 IF를 사용하고, 파라미터들을 어떻게 설정하고, 각 IP들을 어떻게 배치할지 결정하는 것. 이런 것들이 있을 것 같습니다.감사합니다.

안녕하세요. 수업 진행을 위하여 Vivado 설치가 완료된 것을 확인한 후에 올려주신 예제 파일 을 build를 하려고 하였으나 아래와 같은 Error가 발생하여 동작되지 않아 문의 올립니다. 빨리 문제 해결하여 강의를 듣고 싶은데 쉽지 않네요 ㅠㅠ 어떤 문제인 지 확인해 주실 수 있으실까요?

The value specified in the configuration file for EnableDiskUsageOptimization (null) is not valid.라고 계속 에러가 뜹니다. 어떻게 해야할까요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 맛비님! 그렇게 중요하진 않아보이지만 항상 궁금했던 내용이라 질문드립니다. 예시로always @( posedge S_AXI_ACLK ) begin if ( S_AXI_ARESETN == 1'b0 ) begin axi_awaddr <= 0; end else begin if (~axi_awready && S_AXI_AWVALID && S_AXI_WVALID && aw_en) begin // Write Address latching axi_awaddr <= S_AXI_AWADDR; end end end 166번째 라인에 있는 코드인데 else if (~axi_awready && S_AXI_AWVALID && S_AXI_WVALID && aw_en) axi_awaddr <= S_AXI_AWADDR; end else if (~axi_awready && S_AXI_AWVALID && S_AXI_WVALID && aw_en) begin axi_awaddr <= S_AXI_AWADDR; end end  else부분을 이렇게 더 간결하게 짜면 좋을꺼같은데굳이 begin end로 묶는 이유가있을까요?가독성이 더 좋아지기 때문일까요?

안녕하세요 맛비님 :)제가 사용하고 있는 보드는 Z7-10입니다. HELLOWORLD 실습을 하던 중 처음에는 JTAG부분의 파랑색 블럭을 잘못 연결하여 cannot halt processor core, timeout 오류가 떴었고 JTAG로 제대로 꽂으니 HALT오류 문구 없이 모두 정상적으로 컴파일되었습니다.하지만 터미널을 통하여 숫자를 입력하여도 빨간색 동그라미 친 부분의 TX부분만 한번 깜빡이고 터미널에서 따로 출력되는 동작이 없습니다.이러한 경우 UART는 제대로 동작하는 것일까요? 다음 장의 LED BLINKING의 경우 잘 동작함을 확인하였는데 UART부분에만 문제가 있는 것일까요?다른 부분은 실습과 동일하게 진행하였습니다.*보드 초기에는 전원을 키고 FPGA에 로딩을 할 때에 특유의 LED반짝이는 동작이 나왔는데 지금은 나오지 않네요. 그것과도 관련있을까요?*hardware 빌드를 시도할 때 한번씩 다음과 같은 문구가 뜹니다

안녕하세요 맛비님, 우선 정말 좋은 강의 만들어주셔서 감사합니다. 정말 재밌게 도움받으며 따라가고 있습니다. 다만, 전체적인 프로세스를 다음과 같이 정리하며 복습하던 중 헷갈리는 부분을 질문 드립니다.step[1]: VivadoAXI4_Lite IF & slave 생성 (Xilinx에서 제공하는 platform을 활용하여 자동으로 생성)Design모드에서 생성한 IP & Zynq IP 로드, ILA연결wrapper -> bitstream -> export -> step2step[2]: Vitis사실 이 부분이 잘 와닿지가 않습니다. 제가 뭘 하고 있는지 모르겠어요..ㅠㅠ step1은 실제로 불러들이는 IP가 눈으로 보이고, 제가 뭘 하고 있는지 명확히 아는 상태로 진행하며 도움이 많이 됐습니다. 근데 step2는 그냥 기계적으로 강의를 따라가는 느낌이 듭니다.이 부분에서 "PS영역에 대한 프로그래밍"을 하는 것인가요? fpga와 통신하게 되는데, 음 이것도 되게 추상적으로 느껴집니다. 무작정 따라가기 강의 이후에 각 과정을 설명해주신다고 하셨는데, 저는 사실 그 강의 이후로도 vitis 과정에 대한 이해도가 그 당시에 머물러있는 느낌입니다ㅠㅠ제가 감을 못 잡고 있는만큼 질문도 추상적이게, 길게 늘어놓은 것 같아 죄송합니다..다만 맛비님께서는 제가 어떤 부분을 헷갈려하는지 대충 감이 오시지 않을까 하는 생각도 듭니다..!!!! 도움을 부탁드립니다..ㅎㅎㅎ 감사합니다! 

강의에서 사용된 zybo는 스위치:led=1:1이라서one-hot state로 구현한 것이라고 생각이됩니다.즉 sw[n] -> led[n]맛비님도 가지고 계셔서 아시겠지만 arty z710는 2개의 스위치와 4개의 led를 가지고 있습니다. 이 경우에는 verilog코드를 어떻게 짜야 2개 스위치로 4개 led를 제어할 수 있을까요? 그냥 verilog만 생각하면 쉽게 짤 거 같은데, 아직 FPGA와 연결되는 그 flow를 생각하는게 헷갈리다보니, 조언을 부탁드리고 싶어서 질문을 남겨봅니다. *우선 sw은 2비트로 선언하고 진행하고 있습니다.다만 당연하게도 LED0, LED1만 테스트되는 상황이네요

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================20장 강의를 듣다 마지막 o_read 신호를 플립플롭에 넣어서 1cycle delay하신다고 설명하셨습니다.그것은 이해했는데 reset_n신호가 들어오면 1cycle delay 없이 바로 r_valid가 0으로 초기화되는 이유는 무엇인가요?? 여기서도 105번줄에서 i_run신호가 들어오면 num_cnt가 1 cycel delay 없이 바로 100이 되는 반면,107번 줄에서는 o_done 신호가 들어오면 1cycle delay후에 num_cnt가 0으로 초기화되는 것을 확인했습니다.왜 그런 것인지 알수 있을까요 선생님??           

안녕하세요. 89페이지를 실행하던 도중 오류가 생겨 문의드립니다.해당 오류를 무시하거나 해결할 수 있는 방법이 있을까요? [Labtools 27-3291] Flash Programming Unsuccessful. Part selected s25fl128sxxxxxx0, but part mt25ql128 detected. 사진 첨부드립니다.

안녕하세요 맛비님 :)우분투로 build하려고하니 다음과 같은 에러메세지가 뜨는데 해결방안이 있을까요? 다른 분의 질문글을 참고하여 chmod +x build 명령어를 실행하여도 여전히 build가 되지 않네요 :(*verilog season1 파일로 되돌아가서 빌드를 시도하여도 같은 에러메세지가 뜹니다!

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 맛비님, counter 설계 강의를 듣다가 문득 궁금한 점이 들어 질문 드립니다. 강의에서 ./build를 통해 돌려서 나온 Simulation은 gate들의 delay가 반영되지 않고 오직 기능만을 확인할 수 있는 Functional Simulation이라고 알고 있습니다. 그렇다면 제가 gate들의 delay가 반영된 Timing Simulation을 보고 싶으면 합성을 진행한 후에 post synthesis simulation을 누르면 되나요?FPGA보드가 없어도 제가 예를 들어 counter에 대한 verilog코드를 짜서 합성만 진행한다면 post synthesis simulation을 눌러서 counter내부의 gate들의 delay가 반영된 Timing Simulation을 확인할 수 있는지 궁금합니다!

 안녕하세요 맛비님.다른 프로젝트에서 gui모드로 protocol instance를 웨이브폼에 추가 해보려고하는데. protocol instance를 못찾는 것 같아요. 빌드파일에는 따로 옵션을 넣어주셨던데.. gui에서는 따로 설정하는 법이 있나요?

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================해당 강의 5:57초 와 같은 화면을 생성하려면 어떻게 해야하나요? 예를 들어 cd chapter_1 을 하고나면 vi로 열 수 있는 파일이 tb_clock_generator인데, 이 것을 열면 이미 모든 정답 코드가 작성되어있어서요.전 직접 작성해보고싶은데, 5:57과 같이 기본적인 Verilog 포맷(////와 함께 timescale이 입력되어있는 상황)을 시작하는 방법이 뭔가요?또한 꼭 verilog포맷이 아니더라도 그냥 아무때나 빨리 새로운 메모장을 열고싶을 때의 단축키도 궁금합니다 감사합니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 질문드리는 강의부분은 HDL5장 DFF, Reset실습입니다d_ff_test 코드에서 module port선언 중에 output 0_value_blahblah 등을 선언합니다.module port선언 이후에 reg를 선언합니다.로직 상으로는 조건에 따라 특정 reg에 값을 저장하고, 최종적으로 마지막에 assign통해 reg 저장 값을 output value로 만들겠다. 이렇게 되어있는데요. 어떤 코드들은 그냥 module port 선언할 때output reg ~~~ 이런 식으로 작성하는 경우도 많이 보았습니다. 두 경우는 코드 직관성의 차이인가요?아니면 기능상으로, functional하게 다른점이 있을까요?

zynq DDR 컨트롤러 특성상 burst length 는 16개, burst size 는 8바이트가 최대네요. BASE_ADDR 는 최소 1MB 이후가 안전해 보이네요. (0x100000 ~ 0x3fffffff) zynq User Guide 에서 캡쳐한 것입니다. 

데스크탑에 Vivado 2020.2가 깔려있고, 그 동안 계속 사용해왔습니다.첫 동영상처럼 2~3시간 과정을 거쳐 재설치를 해야할까요?그래야한다면 그럴만한 이유가 무엇인지 궁금합니다. 물론 시간이많으면 군말없이 해보겠지만 제가 시간이 여유치 않은 상황이라서요..! 시간적 여유가 없다면 기존 사용환경에서 진행해도 해당 강좌 수강하는 데에 차질 없을지 궁금합니다.감사합니다.

안녕하세요 맛비님, 좋은 강의 잘 들었습니다. 다름이 아니라, 실습 파일 chapter 10 --> testbench에 있는control_matbi_dma_ip_vip.svcontrol_matbi_dma_ip_vip_pkg.sv2개의 .sv 파일을 Vivado 상에서 생성할 수 있는지 아니면 직접 손코딩으로 설계한 것인지 여쭤보고 싶습니다. 감사합니다

AXI4 에서는 Lock 비트수가 '1' 인데, 설계에서 2 비트수를 유지하는 것은 VIP 와의 연결을 위해서인가요?clog2 자체가 해당 인자에 대한 필요 비트수를 출력하니 '+1' 보정은 없어도 될 것 같습니다.

저는 zcu106 보드로 ILA 생성 연습 중에 있습니다. 다만 VITIS에 프로젝트를 올리려할 때, 계속 다음과 같은 문제가 뜨네요. 다른 프로젝트에서도 VITIS에 올리려 할 때 아래 사진과 같은 문제가 발생합니다.구글링해서 XILINX 홈페이지에서 저와 동일한 문제를 찾은 사람의 글을 찾은 결과, IP의 Makefile에서 replace OUTS = .o with OUTS = $(addsuffix .o, $(basename $(wildcard .c))) 과 같은 답변을 확인하고 수정해봤지만, 결과는 동일했습니다.저는 VIVADO와 VITIS 모두 2022.1 버전을 사용하고 있습니다.VITIS LOG View에는 다음과 같은 문구가 적혀있습니다.org.eclipse.cdt.internal.core.settings.model.ExceptionFactory.createCoreException(ExceptionFactory.java:26)org.eclipse.cdt.core.CCorePlugin.mapCProjectOwner(CCorePlugin.java:890)org.eclipse.cdt.core.CCorePlugin$1.run(CCorePlugin.java:945)org.eclipse.core.internal.resources.Workspace.run(Workspace.java:2292)org.eclipse.cdt.core.CCorePlugin.createCProject(CCorePlugin.java:930)com.xilinx.sdx.sdk.core.gen.AppCreationHandler.createCProject(AppCreationHandler.java:92)com.xilinx.sdx.sdk.core.gen.StandaloneProjectHandler.createCoreApp(StandaloneProjectHandler.java:67)com.xilinx.sdx.sdk.core.gen.AppCreationHandler.createApplication(AppCreationHandler.java:79)com.xilinx.sdx.sdk.core.gen.AppCreationHandler.execute(AppCreationHandler.java:69)com.xilinx.sdx.sdk.core.SdkAppCreationHandler.executeInternal(SdkAppCreationHandler.java:75)org.apache.logging.log4j.core.impl.MutableLogEvent@53c54af916:37:53 ERROR : Failed to create application projectcom.xilinx.sdx.sdk.core.gen.StandaloneProjectHandler.createCoreApp(StandaloneProjectHandler.java:150)com.xilinx.sdx.sdk.core.gen.AppCreationHandler.createApplication(AppCreationHandler.java:79)com.xilinx.sdx.sdk.core.gen.AppCreationHandler.execute(AppCreationHandler.java:69)com.xilinx.sdx.sdk.core.SdkAppCreationHandler.executeInternal(SdkAppCreationHandler.java:75)com.xilinx.sdx.sdk.core.SdkAppCreationHandler.lambda$1(SdkAppCreationHandler.java:67)org.eclipse.core.internal.resources.Workspace.run(Workspace.java:2292)org.eclipse.core.internal.resources.Workspace.run(Workspace.java:2312)com.xilinx.sdx.sdk.core.SdkAppCreationHandler.execute(SdkAppCreationHandler.java:66)com.xilinx.sdx.npw.NewProjectCreationHandler.createApplicationProject(NewProjectCreationHandler.java:237)com.xilinx.sdx.npw.NewProjectCreationHandler.internalExecute(NewProjectCreationHandler.java:385)org.apache.logging.log4j.core.impl.MutableLogEvent@53c54af9 

'8' 보다는 '9' 로 고정해 두는 게 좋아 보입니다. localparam NUM_MAX_BURST = 256; 케이스를 위해서요.관련된 r_ARLEN_ar 은 고정된 8비트 포트에 연결되니 reg [7:0] 으로 고정하고요. '8' 인 상태에서 256 burst length 로 테스트하더라도 정상 동작한 것은 아니지만 error는 발생하지 않습니다. r_ARLEN_ar 값이 '-1', 즉 0xff 가 되어 같은 효과를 냈고, r_hs 의 total count 에 도달해 종료되고, 테스트 벤치에서의 값 비교도 바이트 0~0xff 반복 비교라 통과됩니다. (src, dest 위치 매핑은 틀어졌어도) r_num_total_stream_hs 의 경우 [31-NUM_SAMPLE_IN_AXI_DATA:0] 로 할 경우 AxSize 가 128 까지 가능한데다, AxSize 에 따라 RDMA total bytes 설정 범위가 영향 받는 것 보다는 [31-AXI_DATA_SHIFT:0] 으로 하는 게 나아 보입니다. (관련된 *_cnt 들 포함)