안녕하세요.vivado & 또는 ./build 해서 vivado 실행 시 gui켜지는데 40초 이상은 걸리는 것 같은데 d드라이브에 설치한 영향이 클까요? 아니면 원래 무거운 프로그램이라 그정도는 걸리는 건가요?감사합니다.

안녕하세요. 14강 강의 중에 코드가 잘 이해되지 않는 부분이 있어서 질문 남깁니다ㅠ매 cycle마다 i = 0~99인 코드이며, 밑에 1cycle내에서 negedge일 때, i의 값이 바뀐다고 이해를 하고 있습니다.근데 밑에 loop를 돌리기 위해 @(posedge)를 선언하셨다고 하셨는데, posedge를 사용함으로서 negedge에서는 i_value로 i 값이 전달 되고 posedge에서 i 값이 변동이 되는게 맞을까요?제가 이해하는게 맞다면 posege가 없는 경우에 negedge가 실행 된 후 i_value에 i의 값이 전달되자마자 i 값이 변해서 loop가 정상적으로 동작하지 않는건지 궁금합니다.@(postive clk); // 1cycle 진행 clk$display("Start![%d]",$time);for(i =0; i<100; i = i +1);@(negedge clk);i_valid = 1;i_value = i; // i_value에 전달@(posedge clk); // posedge이후 i값 변경end=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

module true_sync_dpbram ( clk, addr0, ce0, we0, q0, d0, addr1, ce1, we1, q1, d1);parameter DWIDTH = 16;parameter AWIDTH = 12;parameter MEM_SIZE = 3840;input clk;input[AWIDTH-1:0] addr0;input ce0;input we0;output reg[DWIDTH-1:0] q0;input[DWIDTH-1:0] d0;input[AWIDTH-1:0] addr1;input ce1;input we1;output reg[DWIDTH-1:0] q1;input[DWIDTH-1:0] d1;(* ram_style = "block" *)reg [DWIDTH-1:0] ram[0:MEM_SIZE-1];always @(posedge clk) begin if (ce0) begin if (we0) ram[addr0] <= d0; else q0 <= ram[addr0]; endendalways @(posedge clk) begin if (ce1) begin if (we1) ram[addr1] <= d1; else q1 <= ram[addr1]; endendendmodule 저기서 시스템이 BRAM을 사용한다는 걸 어떻게 인식할 수 있나요?(* ram_style = "block" *)reg [DWIDTH-1:0] ram[0:MEM_SIZE-1];이 한문장이 없으면 BRAM을 사용하지 않게 되나요?아니면 단순히 코드 구성을 보고 자동으로 BRAM이 있다고 판단하여 합성해주나요?

8분 55초에서 AXI4-Lite template code는 multiple outstanding을 지원하지 않는다고 하셨는데, AXI4-Lite가 지원하지 않는 것인지 AXI4-Lite는 지원하는데 template code에서 outstanding을 활용하지 않는다는 것인지 헷갈립니다.

안녕하세요. 강사님. verilog 활용 관련 강의 보면서 열공 중에 있습니다.다름아니라 spi freq 설정할때 main clock을 이용하여 다음과 같은식으로 spi 주파수를 구한다고 하셨는데 해당 수식이 이해가 되지 않으며 "sck_freq = (freq + 1) / clock" I2c freq 설정 식 또한 "100M/(30*8) = 416 Kbps" 이해가 되지 않아 문의드립니다.제가 알고 있기론 단순히 메인클럭에 set 하고자하는 clock을 나눈 값으로 분주하는 것으로(main clock/i2c sys_clock) or (main clock/spi sys_clock) 알고 있는데 강의 내용에 클럭 분주 방식이 이해가 되지 않아 문의드리게 됐습니다. spi 강의 내용 중에 "비트단위로 처리하고, 비트단위로 Timing 을 맞추어 주는게 맞습니다. 어렵고 힘들어도 이렇게 코딩하시길 바랍니다" 라고 하셨는데 만일 처리하고자 하는 데이터가 100byte 라고 해도 강의 내용 처럼 bit 단위로 쪼개서 처리 해야하나요? 그러기엔 데이터가 워낙 많고 코드 줄이 너무 길어지는게 아닌가 싶은데 혹시 괜찬은 방식이있는지 문의드립니다.감사합니다.  

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 너무나 강의를 잘 듣고있고 도움을 많이 받고있습니다. 제가 강의이후에 강의 내용에 대해서 복습을 하려고 할때 강의자료가PPT나 PDF와 같은 자료가 없어서... 따로 적으면서 공부하고 있는데 이부분을 혹시 제공 받을 방법이 있을까하여 문의드립니다! (부담드리는건 아닙니다!)   

안녕하십니까. 궁금한 사항이 있어서 이렇게 질문 남기게 되었습니다. 14장에 waveform 그림 관련 질문 사항입니다. ff 이 3개 쓰였고, latency가 3cycle로 이해했는데, 그림은 2cycle만에 출력이 발생하는 것처럼 느껴져서 혼란이 조금 생겨서 죄송하지만 이렇게 질문을 남기게 되었습니다. 감사합니다.

안녕하세요 강사님. 실습을 zybo z7-10보드로 하는 수강생입니다. 그럴 경우에 교재 25페이지에 있는 핀 맵핑을 어떻게 해야 하나요? 회로도를 보면서 일일이 맵핑을 하려고 하는데 Pin Number, IO Standard는 감이 오는데 Bank Number, Byte Number은 어떻게 설정해야하나요?

안녕하세요.본강의를 수강하고 다른 Board에서 lwip echo server를 사용하여 Ping Test를 시도해 보았습니다.본 강의에서 처럼 Link up은 되는데 제 PC의 CMD 창에서 ping 192.168.1.10 주었을 때해당 host에 연결 할 수 없다고 합니다.제 PC는 IP를 192.168.1.11로 설정하였습니다.lwip echo server로는 제 PC에서 Device로 Ping을 보낼 수 없는 건가요?감사합니다. 

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요. 항상 좋은 강의 감사합니다.AXI VIP 관련 강의 영상을 보면서 custom IP를 만들고 AXI Lite를 검증하기 위해 공유해주신 VIP 코드를 직접 손으로 수정하여 사용하였습니다. 즉 vivado에 의해 자동 생성된 코드가 아닙니다.그런데 import axi_vip_pkg::* 부분에서 declared 되지 않았다는 오류가 발생하였습니다.하지만 강의 영상에서도 언급해주셨다시피 axi_vip_pkg는 기본적으로 제공되는 library이고 이는 "xil_defaultlib"라는 library에 axi_vip_pkg가 존재한다고 이해했습니다.하지만 axi_vip_pkg가 declared 되어 있지 않다고 오류가 발생하여 임시로 아래의 github 링크에서 axi_vip_pkg source 코드로 보이는 파일을 찾아 project에 함께 넣어주어 일단 정상적으로 axi lite verification이 되는 것을 확인했습니다.https://github.com/esynr3z/axi_vip_demo/tree/master나름의 해결 방법도 공유할 겸, 왜 xil_defaultlib에서 axi_vip_pkg를 불러오지 못하는지 혹시 아시는 것이 있으신지 여쭤보려고 글을 남깁니다. 긴 글 읽어주셔서 감사합니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 bitstream 생성시 synthesis error가 떠서 질문드립니다. message나 log에는 아무런 글씨가 없습니다..영상을 보고 그대로 따라했는데 왜 안될까요..도와주시면 감사드리겠습니다

*댓글 먼저봐주시면 감사하겠습니다! 댓글 내용이 이해된다면 게시글 질문도 이해가 될 것 같습니다! <Data mover BRAM 220번째 라인>assign we_b1 = r_core_delay[CORE_DELAY-1];여기서 we_b1이 켜지고 (r_core_delay == 1f)한 사이클 후에<DPBRAM 55번째 라인>always @(posedge clk) begin if (ce0) begin if (we0) ram[addr0] <= d0; else q0 <= ram[addr0]; end endBRAM1에 0이 write돼야되는거아닌가요?어떻게 we_b1이 켜짐과 동시에 write되는지 이해가 잘 가지 않습니다ㅠㅠㅠ 기본기가 부족해서 그런걸까요..    

안녕하세요리눅스 환경을 위해 ubuntu를 설치했었는데, ubuntu의 커맨드 창을 활용해도 될거 같은데 mobaxterm을 왜 사용하는지 궁금합니다.

안녕하세요 맛비님,, 닉네임은 다르지만 그 녀석입니다. 라방때 말씀드렸던 거 남겨요! 대기업의 경력직 직무소개서의 일부입니다! 저는 신입으로 지원할 상황이긴 하지만 구체적으로 이 쪽으로 어필하고 싶어서, 직무 이해를 높인 채로 지원하고 싶었어요.□ MEMORY CONTROLLER IP 설계, 검증- MEMORY CONTROLLER의 PIPELINE을 MICRO-ARCHITECTURE LEVEL에서 정의하고, RTL 수준에서 설계하는 업무pipeline은 stage를 나눠서 쓰루풋을 개선하는 작업이며, 지속적으로 output을 낼 수 있다는 것이 장점이라고 알고 있습니다. "메모리컨트롤러 IP에서 받는 다양한 request를 지속적으로 pipeline 출력하기 위한 RTL설계" 직무라고 해석할 수 있을까요?? 그 것이 맞다면 설계자가 설계에 집중할 부분은 arbitration priority, 정도가 생각이 납니다. 구체적으로 어떤 걸 최적화하는지 궁금한데 어렵네요제 질문들이 이렇게 헤메는 이유가.. 제가 직접 현업레벨에서 설계해본 적이 없고, 현업에서는 "뭘 개선하는게 목표일까?" 이런걸 계속 상상해보지만 경험해보지 않은 선에서는 그게 어려운 거 같아요. 나름 찾아보려고 랩실홈피, IEEE등 뒤져보지만 쉽지 않네요!!! 물론 맛비님께서 각 IP에서 개선하고자 하는 메인포인트를 다 꿰뚫고 계실 수는 없지만 그래도 현업적인 뷰를 가지고 계시니 여쭤보고 싶었습니다!여기보단 유튜브에서 해결했어야하는 질문인데 인프런 통해 질문 허락해주셔서 감사해요.

안녕하세요FPGA 강의를 듣기위해선 보드가 필요한데 Zybo나 Arty를 개인적으로 구하면 되는건가요?

안녕하세요. 맛비님항상 좋은 강의 해주셔서 정말 감사합니다. 덕분에 항상 크나큰 실력 향상을 느끼게 되고, 하드웨어에 대한 지식이 많이 늘어남에 따라 제 자신에도 보람을 느끼게 됩니다.제 질문은 다음과 같습니다.강의의 3분 20초 경에서 Zybo 의 아키텍쳐를 보게되면 이 강의에서는 오른쪽 부분에 있는 HP AXI Ports를 통해서 DDR을 접근하므로 AXI4 - Standard를 이용하는 DMA를 설계한다는 점을 이해하였습니다.속도면에서 설계하는게 의미가 없을 수 도 있지만, 왼쪽에 있는 General-Purpose AXI Ports의 경로를 통해 (즉, AXI4-lite를 통해) DMA를 설계할 수 도 있나요? 즉, PL영역에서 AXI4-lite를 이용하여 DDR Controller에 접근이 가능한지 궁금합니다. 예를 들어서 저희가 DMA를 설계할 때 검증환경에서 DMA를 Master로 두고 AXI VIP를 DDR MEM으로 모델링하여 slave로 두고 검증하는것을 볼 수 있는데, 이와 동일하게 AXI4-lite를 이용한 DMA를 Master로 두고, AXI VIP를 Slave로 두어서 설계가 가능한지 궁금합니다.그리고 이러한 과정이 혹시 CPU같은곳에서 DDR에 접근할 때 이런 AXI4-lite를 사용해서 PL영역에서 메모리에 접근하는 속도보다 PS영역에서 접근하는 속도가 느린게 아닌지 궁금합니다.항상 감사드립니다!!=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

위의 내용 중 빨간색 글씨를 복사해서 붙여넣는 과정을 하고 있는데, 다음과 같은 오류가 발생했습니다. 에러 내용을 보면 공간이 부족하다는 것 같은데, 노트북의 저장 공간을 확인해본 결과, 로컬디스크 C에는 25GB이상의 저장공간이 남아있었습니다. 리눅스 설치가 처음이라 잘 몰라서 그런데, 위에서 우분투를 통해 설치를 하는 공간이 로컬디스크 C가 아닌 다른 곳에 설치가 되는건가요? 계속 이러한 오류가 발생하여 문의드립니다.

자꾸만 위와 같은 에러가 발생하여 해결 방법을 문의드립니다.  

안녕하세요.5장에 6분쯤에 test DUT를 연결하는 과정에서 질문이 있습니다.2장의 경우clock_gating_model DUT <-instance 이름 (.i_clk (clk); <- 연결을 할 때 내부 DUT (외부)코드에서 .내부 Port Name(외부 Port Name)의 형태로연결시키는 것으로 이해했는데,5장의 경우는 .clk (clk_for_clk)로.내부 Port Name(외부 Port Name)의 형태를 가지도 있어서 혼동이 됩니다. 혹시 이 경우에는 Name으로 연결하는 방법이라 같은 의미로 이해해도 될까요?================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요.맛비님 강의를 듣고 많은 도움을 받고 있어, 정말 감사드립니다.17장 관련 질문을 드립니다.조건 i_run에 의해 num_cnt에 데이터가 들어가는 부분에서, 저는 'i_num_cnt의 1 clock뒤에 num_cnt 데이터가 들어 가겠구나' 생각하여 wave를 확인하니 assign문 처럼 데이터가 바로 들어가네요.그래서 제가 간단하게 확인하고자 i_run_d라는 delay를 주기 위해 i_run의 1 clock delay 주는 부분을 추가하여 wave를 확인하니, 이것 또한 assign문 처럼 delay없이 데이터가 바로 들어가는데, 혹시 제가 잘못 생각하고 있는 부분이나, i_run신호의 1 clock delay를 주기 위해서는 다르게 해야 하는 부분일까요?아래는 제가 생각했던 파형 입니다.답변 부탁 드립니다.