안녕하세요 맛비님!너무 좋은 강의 잘 듣고있습니다.. 감사합니다. 강의를 듣다가 코드를 분석해보는 중 궁금한 점이 생겨서요.코드를 짜기 이전까지 어떤 과정이 이루어 지는지가 궁금합니다...예를들어스펙을 확인하고 파라미터 값이나 제약사항을 생각한다.알고리즘을 생각하고 Function을 지정한다.필요한 Register나 module을 생각한다.이에 필요한 Wire를 지정한다.Stage에 맞는 Diagram을 그린다.등등등 ...Verification...이런 과정이 궁금합니다 ㅜㅜ 맛비님 코드를 볼 때 마다 어떤 과정으로 이런 코드가 완성되었을까 너무 궁금해서 여쭤봅니다. 아직은 뉴비지만 플로우를 알게 된다면 설계를 할 때 생각정리에 큰 도움이 될거같아서요 ㅠㅠ

안녕하세요. 맛비님 항상 좋은 강의 해주셔서 감사합니다. 제가 현재 FPGA 5장 LED 실습을 하고 있는 도중 vitis에서 Run As를 누르고 Launch Hardware를 누르고 나면 이런 화면이 뜹니다. 실례가 안된다면 어떤 이유 때문인 지 여쭤봐도 될까요? 감사합니다.

안녕하세요 맛비님. 실습을 따라하는 과정에서 이러한 오류 문구가 뜨면서, vitis에서 프로젝트가 뜨질 않고 있습니다. 영상 그대로 진행하고 있으며, tool 버전 문제인지 아니면 경로 문제인지 잘 모르겠어서 질문 남깁니다. 사용하는 tool 버전은 : 2023.02사용 보드는 : zynq 702입니다. 로그를 확인해서 스스로 해결하고 싶은데 어디서 로그를 볼 수 있을지 여쭤봐도 될까요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 20장 Perceptron 개념에서 이해가 가지 않는 부분이 있어 질문을 올립니다. ppt에서 적혀있는 output formula를 이용해서 NAND(-1.0, -1.0, -1.0) 그리고 OR(0.3, 0.3, 0.5) 의 y 값을 계산한다면 둘다 Input 이 (1,0) 일때 y=1 이여야하는데 0이 나와서 어느 부분에서 제가 잘못 이해한건지 모르겠습니다.

Z7-20 schematic 문서에서 스위치랑, LED, 버튼에 해당하는 G15, K18, M14는 기준 voltage가 3.3V으로 되어있습니다. XDC 파일에서도 LVCMOS33 이라고 확인 했습니다.해당 영역은 BANK0에서 기준전압이라고 보면 될까요?UART는 BANK1에서 1.8V I/O에 해당하기 때문에 설정한다고 보면 될까요?

안녕하세요. 강의 잘 보고 있습니다.Mem copy IP의 연장선으로 dma와 axi lite를 이용한 모듈을 customize 시키고,이 Custom IP를 이용해서 XSA 파일을 만들고 VITIS에서 펌웨어를 만들었습니다.하지만, MAIN함수의 printf 구문이 동작하질 않네요ㅠㅠ (MEM copy IP 예제는 target board-zcu102에서 잘동작합니다 ㅠㅠ).어떤 것을 더 고려해야 할까요?? 구글링해서 tcl파일로 드라이버를 생성하여 xparameters.h , xil_io.h 와 같은 파일은 생성하였습니다.    

안녕하세요! SPI contoller ch.5 소스 코드에서 궁금한 점이 있어 질문 남깁니다.timing 규격상 sck_index 값이 48일 때 send -> done 로 transition이 일어난다고 알고 있는데요49까지 count 되는 경우에 delay 문제가 없는지 궁금합니다.감사합니다.

안녕하세요 맛비님!설계에 있어서 CDC문제나 metastable문제를 해결하는 것이 중요하다고 알고 있습니다.혹시 이 문제가 디버깅이 오래 걸리는 문제를 초래하기도 하나요? 디버깅 시간과 어떤 연관이 있는지 궁금합니다.디지털 설계에서 신뢰성을 높이기 위해 할 수 있는 방법은 어떤 것이 있을지 궁금합니다!칩설계를 하는 데 있어서, PPA가 중요하다고 알고 있는데 개발하는 제품, 도메인이 어떤 것이든 똑같이 적용되는 것일까요? 예를 들어 드론이나 무기에 들어가는 칩을 만들어도 PPA가 중요한지 궁금합니다. 사실, 질문이 다소 추상적인데... 제가 다니는 학교에 디지털 회로설계를 하시는 교수님이 없어서 맛비님 강의를 듣다가 찾아오게 되었습니다.. ㅠㅠ 답변 주시면 정말 감사하겠습니다.늘 좋은 강의 감사합니다.

17장의 core counter 설계에서 FSM을 작성할때S_RUN state에서 if -else 구문의 else 로 n_state = S_RUN을 넣고그 이유로 'RUN상태를 쭉 유지하기 위해 else를 하고 현재 상태를 input으로 넣는다, 이 부분이 빠지면 100을 줘도 100 cycle 동안 run을 유지하지 않는다. 일종의 버그다' 라고 하셨는데요.해당 부분이 잘 이해가 안가서 질문드릴 내용은 다음과 같습니다.카운터가 동작은 하는데 중간에 카운터가 오동작을 한다는 뜻인가요 ?(즉 카운팅을 하다가 중간에 카운팅이 되지 않는다는 뜻인지?)17장의 else를 위와 같은 이유(버그 방지)로 추가 하였다면, 왜 20장 BRAM Cotnroller FSM의 read/write state 에서는 else 구문을 사용하여 counter의 run 동작 버그 방지를 하지 않는지 궁금합니다. 같은 이유로 버그가 생길 수 있는거 아닌가요 ??

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요 맛비님 늘 많이 배우고 있습니다. 날이 급격하게 추워졌는데 감기 조심하시길 바랍니다 😃 다름이 아니라 이렇게 질문글을 남기게 된 건 버스 점유와 관련된 질문이 있어서인데요.아래 사진이 잘 보이실 지 모르겠는데, 하얀색 네모 박스로 쳐져있는 부분에서 READ, WRITE transaction이 일어난 것 같은데 이러면 버스 width를 64bit로 설정해둔 지금(chapter20) 버스의 점유 원칙(이런 말이 있나모르겠네요)? 이런 거에 위배되지 않나요? 강의에서 놓친 부분이 있다면 미리 죄송하다는 말씀 드립니다..ㅠ 그럼 답변 기다리겠습니다. 감사합니다.

안녕하세요 맛비님이번 영상도 잘 시청했습니다.지난번 build는 알려주신 것과 시즌 1을 참고하여 성공적으로 실행할 수 있었습니다.앞선 영상과 이번 영상을 들으면서 이해가 되지 않는 부분이 몇개 있어서 질문 남깁니다.generate 구문에서 ready만 w_s_ready → s_ready로 되고 s_valid와 data는 → w_s_valid와 w_s_data로 된다고 이해를 했는데두 구문 사이에 어떤 차이가 있는지 알 수 있을까요..? 맥락은 이해를 했지만 정확하게는 이해가 되지 않고 있습니다. <코드>assign w_s_valid = s_valid;assign s_ready = w_s_ready;assign w_s_data = s_data;추가로, FIFO_CMD_LENGTH가 FIFO에 들어오는 DATA의 입력인 거 같은데 용어가 비디에스...?라고 부르는게 맞을까요....항상 감사드리며..설계직으로 직무를 바꿀 수 있도록 열심히 따라가겠습니다. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 cora z7 07s 보드를 가지고 실습중인데요제가 갖고 있는 보드는 UART가 PS 부분에 연결되어있어 IO포트가 따로 없는데 어떻게 해야 하나요?  

안녕하세요 맛비님.시즌 1에 이어서, 시즌 2를 수강하는 수강생입니다.다름이 아니라 시즌 1 파일의 경우 unzip을 사용해서 압축도 풀고 ./build 코드를 통해 시뮬레이션을 잘 했었는데,환경을 그대로인 상태에 시즌 2 파일을 실행했더니-bash: ./build: Permission denied 라는 코드가 나오네요.시즌 1의 설치 환경 설정을 다시 봐도 이해가 되지 않는데...방법을 좀 여쭤볼 수 있을까요. tb 파일이나 DUT 파일은 잘 열립니다.확인 한번 부탁드리며.. 미리 감사드립니다.항상 수고하십니다.=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

Arty Z7-10 보드 사려고 하는데 맛비님 강의중에서 AI, AMBA 두 개 강의에 보드 사용할 수 있나요??

안녕하세요.FIFO 설계쪽 실습 파트를 보면서 간단하게 질문이 있습니다.FIFO 내부 데이터를 0 으로 만들어주는 reset 이 필요할까요?생각해보면 Write 가 수행되지 않는 부분은 Read 가 수행이 되지 않아야 정상적인 FIFO 동작인데 굳이 Reset 이 필요할까 생각이 들어서요구글링을 해보면 리셋을 사용한 코드들도 있고 사용하지 않은 코드들도 있어서상황에 따라 Reset 이 존재하지 않는 FIFO 와 Reset 이 존재하는 FIFO 를 나누는 것인지, 그렇다면 해당 상황은 어떠한 상황인지 궁금합니다!(개인적으로는 FIFO 도 결국 F/F 들로 이루어지기 때문에 Reset 이 없는 F/F 을 사용하는 편이 Area 측면이나... Reset pin 의 load 측면이나... 더 이득이지 않을까 하는 생각이 들어서요!)

hello world 강의 수강 질의입니다.[PSU-1] Parameter : PCW_UIPARAM_DDR_DQS_TO_CLK_DELAY_0 has negative value -0.050 . PS DDR interfaces might fail when entering negative DQS skew values. [PSU-2] Parameter : PCW_UIPARAM_DDR_DQS_TO_CLK_DELAY_1 has negative value -0.044 . PS DDR interfaces might fail when entering negative DQS skew values. [PSU-3] Parameter : PCW_UIPARAM_DDR_DQS_TO_CLK_DELAY_2 has negative value -0.035 . PS DDR interfaces might fail when entering negative DQS skew values. [PSU-4] Parameter : PCW_UIPARAM_DDR_DQS_TO_CLK_DELAY_3 has negative value -0.100 . PS DDR interfaces might fail when entering negative DQS skew values.  xilinx community에서는 dsq to cloack delay를 0ns로 바꾸라고 하는데 바꿔도 같은 메세지가 뜨면서 generate bitstream도 안되고 systhesis도 안되네요이게 vivado가 업데이트 되면서 negative value를 비허용하게 되면서 발생하는 문제라는데 잘 모르겠네요

안녕하세요 맛비님 강의 수강중 궁금한점이 생겨 질문드립니다제가 알기로 2진수 곱셈은 add->shift->add->shift-> ... 이런식으로 진행되서 연산의 속도가 느리다고 알고있었는데요 (나눗셈도 마찬가지)제가 전공시간에 cpu같은걸 설계할때는 위의 방식대로 add랑 shift를 번갈아가면서 곱셈을 구현했던 기억이 납니다그래서 power 8 결과가 입력을 넣은 후 한참 뒤에 나올거라고 생각했는데요강의에서 구현된 곱셈 회로는 곱셈의 연산시간?? 이 없는것같습니다 (3 cycle 딜레이는 D FF땜에 생긴것같구요)verilog에서 * operator를 사용하면 곱셈 전용 조합회로가 합성되는건가요? =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 13장 강의 내용에서 ILA를 이용하여 waveform 을 보는 과정에서 질문이 생겼습니다.위 사진은 vitis 를 이용하여 run mode 로 write를 한 후에 seed값을 넣은 후 모습입니다. AWVALID랑 AWREADY 동시에 trigger가 되면서 0x0C 즉 4번째 register에 임의의 값이 write되는걸로 이해하고 있습니다. 하지만 0x0C register를 통해서 bram이 write 되는 중간 중간에 AWADDR값이 0x0C의 다음 register인 0x10으로 잠시 바뀌는 이유는 무엇인가요? 비록 이때 WVALID랑 WREADY가 handshake가 일어나지 않기 때문에 5번째 register에 값이 저장되는것은 아니겠지만 굳이 이렇게 바뀌는 이유가 궁금합니다.

안녕하세요, arty A7 보드가 너무 비싸 다른 보드로 공부하고 있는데요, 기존 FPGA 강의를 자사 보드를 이용해서 수강해도 상관없을까요??