안녕하세요.WDMA, RDMA 코드를 구성하시는 부분에서 MOR 을 지원하기 위해 각 채널간 별도의 FSM 을 구성하시고, FIFO 를 통해서 채널간의 정보를 전달 해 주신 것으로 확인 하였습니다.현재 구조는 1x1 구조이기에 별도로 ID 를 사용하지 않아 해당 방식으로 구현이 가능한 것으로 보았는데요.만약 nxm 구조를 사용해야 한다면 AR 의 경우 out-of-order 를 지원해야 하기에 별도로 ID 에 대한 정보도 저장을 하고, AR 을 보낸 순서와 R 을 받는 순서가 서로 달라서 FIFO 를 사용하지 못 할 것 같은데... 혹시 해당 상황에서 현업에서는 어떠한 구조...? 를 사용하게 되나요?

제목과 같이 오타 및 내용 수정이 필요한 듯하여 내용 남김니다.page. 3오타: clocck -> clock page. 8xc7a35tcsg325-1 로 setting 시 implementaion시 error 발생.이미지 내용대로 xc7a35tcsg324-1 이어야 문제 없음. 시간 많이 까먹었네요 ㅜㅜ.. 열심히 기초 닦고, 다음 step 으로 진행, 보드도 구매하여 실습으로 ~~~  

처음에 오류가 뜨길래 다른분들 질문글 중에 비슷한것을(아래 사진과 같은 오류) 찾아서 그 부분까지는 해결이 된것 같은데 이 다음부분에서 아래 사진과 같은 오류가 뜨네요 근데 이 부분도 저분이 아래 사진과 같은 답변으로 알려주시긴했는데저 부분이 이해가 가질 않습니다.. 단순히 3가지 쳐서 엔터 쳐보니 그건 아닌것 같고.. 질문을 단순히 하자면저에게 뜬 오류가 제가 올린 사진과 같이 다른분이 해결한 방법대로 하면 맞는 오류일까요?? 질문 1 이 맞을 경우 마지막에 올린 사진과 같이 해결하는 방법이 뭔가요? (/ect/environment 파일에 추가한다는게 뭐고 어떻게 하는건지..) 

안녕하세요! 좋은 강의를 이제 막 시작해보는 중입니다!제가 금전적.. 여유가 없어서 이전에 알리 익스프레스에서 샀던 zynq mini 7020 보드로 이 수업을 진행하려고 하는데요! 따라가는 도중 아래와 같은 오류가 떠서 2시간 정도 구글링하고 메뉴얼 찾아보고 하는데 해결이 안 됩니다...혹시 맛비님이시라면 알 것 같아서 질문 드려봅니다...!!제가 쓰는 보드는 위와 같이 생겼고, UART에 연결 후 포트 번호 맞춰서 vitis serial terminal에서 connected까지는 되는데 위의 사진과 같은 오류가 뜹니다 ㅠㅠUSB케이블은 제품에 동봉된 케이블을 사용했습니다.  (이전 LED 강의는 constraint 파일을 어떻게 수정해야 할 지 잘 몰라서 눈으로 보고 이해만 했고, 이번 강의 성공시 이 보드로 따라갈 수 있다고 생각해서 재도전 하려고 이 수업부터 시도해보는 중입니다..)=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

맛비님 바쁘신데 항상 감사합니다. DMA를 설계하는 이유는 CPU 즉 프로세서의 개입없이 DATA를 MEM -> I/O, MEM->MEM 등등 이동하기 위해 사용한다고 알고 있습니다. 하지만 29장의 사진을 보면 HW가 SW 개입 없이 직접 Memory에 접근하기 위해서는 DDR가 DMA와 연결된 PATH가 없어 잘못 이해한 것인지 여쭤보고 싶습니다. 이렇게 된다면 HW IP에서 결국 프로세서를 거쳐서 DDR로 넘어가서 DMA의 의도와 반대되는 것이 아닌지 궁금합니다. 좋은 하루 되십시오. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 현정호입니다.HIL 보드의 수강이 아니라 Arty 보드로 강의를 구매한터라,강의내용을 이해만 잘한다면5번째 강의 LVDS (Serdes) 구현을Arty A7 -5T 보드로도 구현이 가능한 걸로 알고 있습니다만,추가 하드웨어적인 부품이나 패턴의 변동사항이 있다면 Arty A7-5T 보드로도 구현이 가능한지요?아니면 HIL-A35T 보드를 굳이 구매해야 되나요? 감사합니다

바쁘신데 항상 감사드립니다.실습 강의를 들어보면 ready신호가 아래와 같이 할당 되어있습니다.assign ready = m_ready || ~m_valid ; 여기서 궁금한 점은 첫 번째, m_vaild는 skid buffer의 Master에서 줄 data가 없는 상태라고 말씀해주셨는데.skid buffer의 Master란 다른 말에 skid buffer 내로 들어오는 s_data 쪽을 의미하는지 궁금합니다. 두 번째, valid , ready I/F의 정의는 두 signal 모두 1일때만 data 전송이 유효하다고 알고 있는데assign ready = m_ready || ~m_valid ; 위의 코드는 assign ready = m_ready && m_vaild가 아닌 이유가 궁금합니다. 감사합니다.        =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

6.4.2 강의노트 125쪽에 제조사 sample 코드가 자료실에 있다고 나와있는데 아무리 찾아봐도 없는것 같습니다. 확인 한번만 부탁드립니다. 

안녕하세요.Run As나 Debug As 의 Launch Hardware로 실행했을 때, .elf 파일이 저장되는 위치가 Zynq와 연결된 DDR에 저장이 되는 것인지 Zynq 칩 내부의 RAM이 따로 있는 것 인지 궁금합니다. 또 저장되는 번지수는 정해져 있는 건지도 궁금합니다. ps의 memory map이 따로 영역이 지정 되어있는 걸까요?

맛비님 안녕하세요, 이번에 AMBA 버스 강의가 올라와서 수강 전 궁금한 사항이 있어서 글 남기게 되었습니다. 학교에서 Verilog로 원하는 ip를 설계 후, Block Diagram을 통해서 원하는 AXI interface를 붙여본 경험이 있습니다.(ex. DMA란 한쪽은 AXI4-MM, AXI4-S) 하지만 실제 현업에서 AMBA 버스를 설계한다는 개념은 이렇게 Block diagram으로 이용하지 않을 것 같습니다. 혹시 제 생각이 맞는지, 추가로 실제 현업에서는 설계할 때 크게 어떤 방향으로 진행되는지 여쭤보고 싶습니다. 항상 감사합니다.    =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요:) 강의를 듣던 중 AXI4-Lite의 multiple outstanding 지원에 관하여 궁금증이 생겨 질문을 남깁니다. 본 강의에서 말씀하신 내용 중에 AXI4-Lite Template code는 multiple outstanding을 지원하지 않는다고 하셨는데, 혹여 AXI4-Lite에서 multiple outstanding을 지원할 수 있도록 설계가 가능한지 궁금합니다.또한 만약 가능하다면 AXI4에서 지원 가능한 multiple outstanding과 AXI4-Lite에서의 multiple outstanding이 어떠한 차이점을 가질 수 있는지도 궁금합니다.  

강의안 40page 관련하여 질문이 있습니다.40page project build 관련하여 error가 있는데 해결을 못하고 있습니다.xsa 파일 불러와서 Hello World 예제 그대로 생성하였는데 저는 #include "xil_printf.h"가 제대로 링크되어 있지 않습니다.어떻게 해결해줘야할 지 모르겠습니다..15:19:55 **** Build of configuration Debug for project zcu_1226_App2 ****make all Building file: ../src/helloworld.cInvoking: ARM v8 32 Bit gcc compilerarm-none-eabi-gcc -Wall -O0 -g3 -c -fmessage-length=0 -MT"src/helloworld.o" -march=armv7-a -mfpu=vfpv3 -mfloat-abi=hard -I/home/jhsong/Desktop/zcu_1226/system_wrapper/export/system_wrapper/sw/system_wrapper/standalone_psu_cortexa53_0/bspinclude/include -MMD -MP -MF"src/helloworld.d" -MT"src/helloworld.o" -o "src/helloworld.o" "../src/helloworld.c"../src/helloworld.c:50:10: fatal error: xil_printf.h: No such file or directory 50 | #include "xil_printf.h" | ^~~~~~~~~~~~~~compilation terminated.make: *** [src/subdir.mk:26: src/helloworld.o] Error 115:19:56 Build Finished (took 660ms)분명 xil_printf.h 헤더파일은 프로젝트 파일 내부 폴더 안에 여러개 생성되어있는 것도 확인했습니다../system_wrapper/psu_cortexa53_0/standalone_psu_cortexa53_0/bsp/psu_cortexa53_0/libsrc/standalone_v7_3/src/common/xil_printf.h./system_wrapper/psu_cortexa53_0/standalone_psu_cortexa53_0/bsp/psu_cortexa53_0/libsrc/standalone_v7_3/src/xil_printf.h./system_wrapper/psu_cortexa53_0/standalone_psu_cortexa53_0/bsp/psu_cortexa53_0/include/xil_printf.h./system_wrapper/zynqmp_fsbl/zynqmp_fsbl_bsp/psu_cortexa53_0/libsrc/standalone_v7_3/src/common/xil_printf.h./system_wrapper/zynqmp_fsbl/zynqmp_fsbl_bsp/psu_cortexa53_0/libsrc/standalone_v7_3/src/xil_printf.h./system_wrapper/zynqmp_fsbl/zynqmp_fsbl_bsp/psu_cortexa53_0/include/xil_printf.h 

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 노트북을 새로 구매해서 다시 작업 환경 세팅중인데 사진과같은 문제가 발생하여 질문드립니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================즐거운 연말 보내시는 와중에 별거아닌 질문을 드리는것 같아 죄송합니다 ㅠㅠ [진행사항]Verilog HDL 1 강의를 수강하며, C드라이브에 Linux 환경을 구축한 뒤, 실습파일을 다운받아 실습을 진행했습니다.이번 FPGA 강의를 수강하게 되며 VItis 설치를 하게 되었는데, C드라이브의 용량이 부족하게되어 D드라이브를 새로 구축하였습니다.이후 Vitis (Window)를 D드라이브에 설치 후 정상동작함을 확인하였습니다. [질문사항]제공실습 파일을 넣으실 때(강의 01:48), C드라이브의 FPGA라는 파일에 넣으셨는데, D드라이브에서 진행하게 될 경우 똑같이 D드라이브 내에 FPGA라는 파일을 생성하고 실습을 진행하면 되는지가 궁금합니다.Vivado 프로젝트 실행 후, Project 생성 시, 파일경로가 C드라이브로 자동설정되는데 기존 파일이 있는 D드라이브로 잡아줘야 하는지 궁금합니다. 아래에는 C드라이브, D드라이브 경로 사진입니다.[C드라이브] [D드라이브]혹시나 잘못 건드렸다가 파일경로가 꼬일까봐 일단 대기하고 있습니다.. ㅠㅠ

안녕하세요 맛비님 강의 수강중 궁금한점이 생겨 질문드립니다아직 5강까지 밖에 수강을 안해서 이후의 강의에 질문에 대한 답변이 나올 수도 있을것같아요주로 학습은 GPU, 추론은 NPU->HW가속기 설계자는 추론을 어떻게 진행할지에 대해 고민하는 사람들이고, 알고리즘 엔지니어로부터 이미 완전히 학습된 weight, bias 등을 받고 학습 과정에는 참여하지 않는다고 이해했는데, 맞나요?필요한 weight의 갯수가 많다면 칩에 필요한 핀의 갯수가 엄청 많아질 것 같은데, 직렬통신으로 weight를 보낸다던가 해서 핀의 갯수를 줄이는 방식이 사용되나요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요, IP에서 Block RAM 강의 부분 듣고 있는데 질문이 있어서 글 올립니다. FIFO를 구현해보고 싶은데 아무래도 강의에 나와있는 부분은 RAM이다 보니 배운 부분을 응용하는게 어떨까 생각했습니다.FIFO IP가 따로 있는 것은 알고 있지만, RAM IP를 이용하여 FIFO처럼 기능 구현을 할 수 있나요??Single Dual Port RAM를 쓰면 FIFO처럼 구현할 수 있을 것 같은데 맞는지 궁금합니다. 답변 부탁 드립니다. 감사합니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================이제 Watch만 들으면 1회독 끝나고, FPGA 강의와 함께 2회독을 돌릴 예정입니다 ㅎㅎ 강의를 수강중에 질문이 생겨 물어보고자 글을 쓰게 됐습니다.[이해한 부분]코드에서 Delay를 고려하지 않는다면 D-F/F에 의해 1 Cycle의 Delay가 발생하게 된다. (육안으로는 확인하기 쉽지 않다. 100만분의 1초)이를 보정하고자 코드 내 Delay 2정도를 감안하게 해주는 코드를 입력한다.[궁금증]제가 배우기론 Critical Path에 의한 딜레이도 존재하고, 복잡한 Logic일수록 영향이 크다고 알고 있습니다. [질문사항]Simulation 상에서는 Critical Path에 의한 Delay는 고려하지 않는지. 첫번쨰 구조에 비해 Cascade구조는 1시간 = 60분 = 3600초 로 초 -> 분 -> 시 순으로 증가한다고 이해했는데, 이렇게 되면 Delay의 영향이 더 커지게 되는것은 아닌지 몇 광년을 측정할 경우, 2번방법이 가장 좋다고 하셨는데 이부분을 듣고 나니 제가 2번에서 질문한 것과는 전혀 반대되는것 같습니다. Pipeline 개념으로 수도관에 물이 채워져있고, 신규 입력에 대해 밀어내기 때문에 빠른 동작이 가능한 것이라고 이해하는게 맞는걸까요? 질문내용이 강의내용에서 살짝 벗어나는것 같긴 한데, 이번 강의를 수강하며 궁금증이 생겨 질문드립니다!! (실제로 면접에서 Timing관련 Simulation 동작을 작성하라고 했는데 상태변화에만 집중한 나머지 Timing 부분을 고려하지 못했던 경험이 있어서요 ㅠ) 

안녕하세요./build 실행이 안되어 질문 글 남깁니다. 주신 파일을 실행시키려고 하니 이러한 오류가 발생하여 되지 않습니다.chmod 777로 build와 clean모두 권한을 주었는데도 불구하고 안되네요...  vxlog만 실행했을 때는 설치가 잘 된 거 같은데 어디가 문제인지 모르겠습니다..

메모리에서 이해가 안가는 부분이 있어 질문 드립니다.AWIDTH 와 DWIDTH 가 이해가 안가는데 혹시  AWIDTH 는 메모리의 DEPTH 로DWIDTH 는 메모리의 WIDTH 로 이해하면 될까요??  이렇게 됐을 때 tb쪽에서 mem_depth 가 뭘 의미하는지 이해가 가지 않습니다  =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

디파인 하신 부분 파라미터로 대체해도 될것같은데디파인 하신 이유가 궁금합니다설계스타일이신가요??  =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================