여기서 3번 4번이 헷갈립니다. 애매하게 개념이 잡혀있긴 했었는데 counter 부분을 다시 여러번 들어도 확실하게 개념이 잡히지 않네요..아래는 제가 편의상 2Hz로 바꿔서 생각해본 논리입니다. 혹시 어디가 잘못된 걸까요..? Q31초동안 2사이클이 입력됨, 2사이클 = +2따라서 0+2 =2Q41초가 지난 시점 = 2사이클이 지남. 1사이클당 1씩 증가하기에 2사이클이 지나면 +2가 돼야함.따라서 0+2 = 2..   이 사진은 제가 대충 그려본 timing diagram입니다..  Q3, Q4번 설명 부탁드려도 될까요??

여기서 오른쪽으로 커서 어떻게 옮기나요?.. 구글링해도 잘 모르겠네요 ㅠㅠ

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요 맛비님!대학교의 verilog 수업 중 모듈을 설계할 때는for문을 사용하지 말라고 배우고연구실 선배들도 테스트벤치가 아닌 모듈을 설계할 때는for문을 사용하지 말라고하셔서항상 안써왔는데맛비님의 FIFO 코드를 공부하다 register 초기화할 때for문을 이용하여 초기화하는 것을 보고어떤 상황에서는 사용해도되고,어떤 상황에 사용하면 안되는지 자세하게 알고 싶습니다!

안녕하세요좋은 강의 감사히 잘 듣고 있습니다.하나 궁금한게 DNN에는 많은 알고리즘들이 있는데 NPU 설계시 어떻게 architecture를 보통 잡나요?MAC을 무수히 깔아두고 SW가 알아서 여러 알고리즘을 돌릴수 있게 해줄수도 있겠지만분명 특정 알고리즘에 특화해서 HW architecture 부터 잡을 수도 있지 않을까 생각이 됩니다.해당 chip이 쓰일 application에 맞게 몇개 알고리즘에 좀더 특화해서 설계를 하나요?적다 보니 전자는 GPU, 후자는 NPU 일수도 있겠다는 생각이 듭니다. 모델 경량화 기법들을 강의에서 소개해주셨는데 이런 부분들을 위해 HW에서 지원해야 하는 점이 있는지도 궁금합니다.

안녕하세요. 강사님의 "Verilog를 이용한 FPGA 활용 기초" 강의를 수강 후 다른 FPGA관련 강의들을 이해할 수 있나요? 아니면 FPGA관련 문법을을 따로 공부한 후 해야할까요?

질문 1. 실습편에서 simple_bram_ctrl.v 에서 맨 마지막 코드에 // 1 cycle latency to sync mem outputalways @(posedge clk or negedge reset_n) begin if(!reset_n) begin r_valid <= 0; end else begin r_valid <= o_read; // read data endend라는 코드가 있는데 이 코드가 어째서 1 cycle 뒤로 미루는 코드인지 이해가 잘 안 가네요.. fsm에서도 비슷한 코드가 있었는데 'done상태에서 외부 신호를 기다리지 않고 한 사이클 뒤에 idle 상태로 넘어간다' 라고 말씀하신적이 있거든요어째서 그런건지 이해가 잘 안가서.. 설명 부탁드려도 될까요!  그리고 그럼 일반화 해서 한 사이클 뒤로 미루기 위해선 저런 형태의 코드를 사용하면 될까요? 질문 2. BRAM 시뮬레이션 부분을 보면 q0부분이 실제로 한사이클 뒤로 밀려서 나오는데 이건 실제로 메모리를 사용해서 한 사이클 밀려서 나온 건가요?아니면 맛비님께서 latency를 보여주시기 위해 한 사이클 뒤로 미루신 건가요? 제가 찾아보기엔 임의로 한 사이클 미룬 코드는 보이지 않는데.. 궁금합니다! 그리고 만약 메모리를 사용하였기에 한 사이클이 미뤄져 q0가 출력된 거라면 현업에서는 한사이클 미뤄질지 두 사이클 미뤄질지 어떻게 아나요..?이것도 말씀하신대로 메모리 관련 문서를 보고 판단해야하는 건가요?미뤄지는 사이클에 따라 valid 신호를 주어야할텐데 그에 맞춰서 valid 신호를 주는 방법이 있나요? 

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요 맛비님 xilinx vivado 설치 영상중 step3 과정중 source 추가를 하는 과정중에 error가 떠서 글을 쓰게 되었습니다. xilinx 버전은 동영상과 같은 2022.2 다운 받고 source ./tools/Xilinx/Vivado/2022.2/settings64.sh 로 명령어를 바꾸어 입력해보았지만 error가 나옵니다.혹시 몰라 자동 source 과정도 해보았지만 vivado는 실행되지 않았습니다 ㅜㅜ

맛비님 안녕하세요!강의 관련 질문은 아니라서 많이 조심스럽지만..물어볼 데가 없어서 맛비님께 질문드리게 되었습니다..!혹시 부담스러우시다면 답변 안해주셔도 괜찮습니다!!제가 연구실에서 나오게 되면서 하드웨어 설계 공부를 위해 데스크탑이나 노트북을 새로 사려고 하는데요...!이 쪽으로는 완전 문외한이라서.. 여쭤보게 되었습니다!램 16기가, 인텔 i7외에 추가적으로 필요한 스펙이 있을까요?!...제가 기존에 맥북 프로를 가지고 있는데 맥 환경에서는 개발이 많이 어렵더라구요...!답변 주신다면 정말 감사하겠습니다!=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

수업자료를 unzip 하려니 permission error가나서 root 계정에서 압축을 풀었습니다. 강의영상처럼 user 계정으로 다시 접속해서 ./build 하려니 이렇게 오류가 납니다ㅠㅠ그래서 다시 root 계정에서 ./build 하니까 이렇게 나오는데 어떤 문제로 빌드가 되지않는건가요?? 도와주세요vivado 실행은 잘 됩니다!  =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

맛비님 안녕하세요 !Atomic access에서 exclusive access 관련 질문을 드리고 싶습니다. exclusive access를 설명해주실 때 2개의 Master가 같은 Address에 접근하는 예시로 주셨습니다. 3번째 transaction에서 M0, M1 Master 중 M0가 Write를 같은 address에 동작한다고 할때 Monitoring Hardware안에 내용들이 다 지워져서 4번째 transaction에서 failure 일어난다고 말씀해주셨습니다.Monitoring Hardware안에 내용들이 지워진다 라는 부분이 이해가 가지 않습니다.좋  =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

맛비님 안녕하세요 ! 복습 중 궁금한 사항이 생겨 글 남기게 되었습니다. AXI4-Lite Read Transaction 설계를 위해서 assign ARREADY = (rstate == RDIDLE);신호를 배웠습니다.이렇게 신호를 할당한 이유는 Channel의 종속성 피하기를 이유로 설명해주셨습니다. 하지만 이렇게 된다면 RDIDLE 상태 일때, 항상 ARREADY가 '1'로 Set 되어버립니다. 이러면 실제로 slave 쪽이 ready가 되지 않은 상태에서도 ARREADY == 1이 된다고 생각했습니다. 정리하자면 AXI라는 문서를 보고 저희가 설계하는 것이기 때문에, 혹시나 모를 SLAVE가 READY가 되지 않을 상황 같은 것을 고려하지 않아도 되는지 궁금합니다.    =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================5장 테스트벤치에서 마지막부분 dut와 tb를 연결해주는 named mapping코드에서, 아웃풋에 해당하는 부분이 빈칸으로 되어있는데 혹시 공백으로 두었을 때에는 시스템이 어떻게 인식하는 건가요? 굳이 필요없는 코드 같아 보이는데 편의를 위한 작성인 것인지, 아니라면 o_value값들이 어떻게 연결되는 것인지 질문드립니다.

// Step 5. Core (Counter) (Ref Chapter 11)reg [6:0] cnt_always;assign is_done = o_running && (cnt_always == num_cnt-1);always @(posedge clk or negedge reset_n) begin if(!reset_n) begin cnt_always <= 0; end else if (is_done) begin cnt_always <= 0; end else if (o_running) begin cnt_always <= cnt_always + 1; endend 마지막에 fsm에 counter를 붙이는 부분의 코드입니다!궁금한 점이 is_done 신호를 assign으로 할당할 때 o_running과 &&로 묶으셨는데왜 그런지 알 수 있을까요?? assign is_done = o_running && (cnt_always == num_cnt-1);저는 이 코드에서 o_running의 필요성을 모르겠어서 그냥 카운터의 cnt한 값과 사용자가 입력한 값이랑 같으면 수행은 끝났으니 is_done 신호를 보내면 되겠다 해서o_running은 빼고assign is_done = (cnt_always == num_cnt-1); 로 고쳐 돌렸는데 결과는 같게 나오더군요 그렇지만 맛비님이 왜 두개를 같이 묶으셨는지가 궁금합니다!

BRAM에 데이터를 processor로 모든 주소에 차례대로 쓸거면, 그냥 바로 BRAM을 AXI INTERCONNECT에 붙여서 쓰고 VITIS에서 for문으로 모든 주소에 데이터 쓰라고 하면 되지 않나요? 굳이 왜 저렇게 한번더 로직을 거치는 작업을 하는건가요?? =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

block design 시 zync에 ddr3 인터페이스가 지금 같은 경우는 zybo-20이니 자동 연결 되게 되있던데, 만약에 ddr3가 아닌 다른 외부 메모리(sdram)이 있으면 여기에 hello world 코드가 실행되게 하려면 절차가 어떻게 될까요? 제가 가지고 있는 보드가 zync가 아니라 microblaze로 하고 있는데 보드에 ddr3가 아닌 sdram이 있거든요. 이걸 활용해서 vitis 기능을 쓰고 싶은데, mig 7 series ip가 ddr3 ddr2만 지원을 해서 직접 controller를 설계해야될 거 같아 sdram controller 예제 코드 기반으로 보고 있는데요. 1. ddr3 대신 sdram으로 해서 elf 파일을 올려도 동작 하는지(용량 충분하다 가정) : HW 적으로 VIVADO에서 로직 구현만 확인 되면 VITIS에서 똑같이 hello world를 출력할 수 있는지?2. sdram controller의 예제의 경우, axi interface가 아닌 user interface - controller - sdram interface - sdram 이런 식이 던데, user interface를 axi interface로 변환 하는 방법?그리고 혹시 추가적으로 더 해야되는 작업이 있나요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

질문 1. pipeline 부분에서 설계 프로젝트가 pipeline 구조로 된 8제곱 계산기잖아요?그때 설계 spec이 0~99까지의 입력을 넣어 0^8~99^8을 결과로 만들어내는 모듈인데 이때 궁금한 점이 앞 전에 설계했던 counter를 8제곱 계산기 앞에 붙여도 되나요?0~99까지만 cnt 하는 counter를 앞에 놓고 그 출력을 입력으로 하는 8제곱 계산기로 설계해도 상관없는 건가요? 질문 2. 그리고 testbench에서 @(posedge clk) //afor(i=0;i<100;i=i+1) begin@(negedge clk)i_valid = 1;i_value = i;@(posedge clk) //bend@(negedge clk)i_valid = 0;i_value = 0;라고 코드를 작성하셨는데 이런 문법이 따로 있나요?? 이 코드 자체가 잘 이해되지 않습니다.. (지피티한테 물어봐도요 ㅜ)//a에서 posedge를 받으면 for 문으로 들어간다i=0 을 받고 negedge clk 가 되면 할당한다.//b에서 다음 클럭의 posedge clk를 받으면 다시 //a로 돌아간다.1~3을 반복수행한다. 이런 순서가 맞나요??저는 이런 순서로 생각하고코드를always @(posedge clk) beginfor(i=0;i<100;i=i+1) begin@(negedge clk)i_valid = 1;i_value = i;end 로 바꿔서 해봤거든요 근데 에러나서 돌아가질 안길래.. 제가 보기에는 다른 점이 없어보이는데어떤 점이 문제일까요?

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 항상 좋은 강의 감사합니다!! 9장의 LED 점등하기 예제를 응용해서 거의 유사한 프로젝트를 구현했습니다.그런데 이를 실행하기 위해서 강의 영상처럼 Vitis 프로그램 내에서 실행시키지 않고 Flash에 fpga 프로그래밍 정보를 넣어주고 흔히 사용하는 vscode 등의 IDE를 통해서 C 코드를 실행하여서 다른 UART terminal로 Register 정보를 받아오는게 가능할까요?? 감사합니다. 

맛비님 안녕하세요, 항상 바쁘신데 감사합니다.34장 Video 관련 설명 부분에서 Display Blanking Region이 "고속 전송을 위해 휴식이 필요한 부분" 이라고 말씀해주셨습니다. 이 부분이 이해가 가지 않아 내용을 찾아보니, 동기화와 안정성을 위해 필요한 부분이라고 나와있습니다.이것을 생각해보면 저희가 Display에 나올 부분 즉 active region만 딱 보내게 된다면 잘리는 부분도 생길 수도 있고, 예기치 못한 상황이 발생할 수 있어 여유 pixel을 보낸다고 생각하여 동기화와 안정성을 위해 필요한 부분이라는 말은 이해가 갑니다.혹시 고속 전송을 위해 휴식이 필요하다 라는 말을 조금 더 설명 해주실 수 있는지 궁금합니다. 좋은 하루 되세요 !    =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

비바도를 실행하다 멈춘상태로 있길래 작업 관리자로 닫았습니다.여기서 다시 vivado&를 하려고하자 start_gui만 뜨고 실행이 되지 않았습니다.그래서 컴퓨터를 껐다 키려했는데 무한로딩에 걸리고 말았습니다.도중에 초기화를 눌러버렸다가 급히 컴퓨터를 36퍼에서 껐었습니다 설치야 뭐 다 하면 되지만 제가 중요하게 하고있던 프로젝트가 우분투 서버에 있는데 초기화 조금하다 멈춘거로 날아갔을까요..? 그리고 컴퓨터를 평생 실행 못시키면 제 플젝은 날아가는 건가요..?원격으로 제 우분투에 잡속해서 파일만 빼올 방법이 앖을까요..??.하...살려주세요...너무 춥고 외롭고...힘들어요..

counter 이론편에서 말씀하시길 cnt = cnt +1이라고 verilog로 기술하면 안된다고 말씀하셨는데 (이러면 전기 신호가 한 바퀴 도는 거라고 말씀하셨습니다!) 이 부분이 잘 이해가 되지 않네요 시퀀셜 로직을 설계할 땐 nonblocking을 쓰는 것이 국룰이라고 배우긴 했습니다만if 문 안에서cnt = cnt +1 한 문장 뿐이니 밖에 없으니까 blocking을 쓰던 nonblocking을 쓰던 오른쪽 cnt 를 왼쪽 cnt에 할당하기 위해선 이전 clk에서 결정된 cnt 값이 할당돼야 하므로여튼간에 f/f가 만들어지니 상관없는 거 아닌가요??