안녕하세요~[FPGA 8장] HW IP 를 제어하기 위한 AXI4-Lite Interface 이해하기 - 실습편을ZYNQ UltraScale+ MPSoC 가 내장되어 있는 ZCU102 보드를 이용하여 따라하고 있는데ZYNQ7 시리즈와 IP가 상이 하여 다음과 같이 문의 드립니다. MPSoC의 경우 ZYNQ IP 를 보면 ZYNQ7처럼 DDR과 FIXED_IO가 없습니다.MPSoC는 DDR과 FIXED_IO를 어떻게 처리해야 하나요?Run Block Automation을 할 경우 다음과 같이 AXI 인터페이스가 1개 더 생겨납니다.M_AXI_HPM0_FPD, M_AXI_HPM1_FPDmaxihpm0_fpd_aclk, maxihpm1_fpd_aclk둘 다 AXI4 IP에 연결하면 되는 건가요?보드 파일을 가지고 Create HDL Wrapper를 이용하여 Wrapper 파일을 만들었는데Wrappe 베릴로그 소스코드를 보면 동영상과 달리 아무 내용이 없습니다. 상관없는 건가요?위와 같은 이유로 비트스트림 및 XSA 파일이 제대로 생성 되지 않습니다.MPSoC를 이용하여 AXI4 강의를 따라할 수 있는 방법이 있을까요?  

 안녕하세요 맛비님 simple_bram_ctrl.v 모듈에 질문이 있습니다! memory I/F input/output port 정의하는 부분에서 q0를 input으로 두셨는데 마지막 줄에 보니까 output port o_mem_data 에 input port q0를 할당하셨더라고요. 이렇게 해도 코드 상 문제가 없을까요?================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 HDL 32 장 1부 4분 30초쯤에 설명에 대한 표현이 헷갈리는 부분이 있어 질문을 올립니다.이전 시즌 1의 20장에서 BRAM 을 설명하실때 BRAM 을 설계할때 F/F 을 사용하므로 1cycle delay 가 있다고 하셨습니다.그렇다면 마찬가로 우리가 axi4-lite 의 register 는 flip flop 으로 구성되어있으므로 바로 준비가 되는것이 아닌 1cycle delay 가 있어야 하는 것 아닌가요? 다시 말해BRAM 의 write, BRAM 의 read 그리고 AXI4-lite read 모두 flip flop 으로 구성 되어있으므로 address 가 들어오면 다음 posedge clk (1cycle delay) 에서 data 를 보내는것 (세가지 각각 we == 1, we ==0, AR HS == 1 인경우) 아닌가요?

안녕하세요. 맛비님. AMBA 인터페이스에 대해서 Overview 느낌으로 이것 저것 찾아보고 있는데요. 궁금증이 있어 질문드립니다. AXI4-Lite와 APB 인터페이스가 Peripheral Register를제어하는 용도로 보통 사용되는 것으로 알고 있는데요. 둘 중에 선택권이 주어진다면, 어떤 점을 보고 선택해야 할까요? 장단점이 궁금합니다. SoC를 구성할 때 AHB - Bridge - APB로 시스템을 구성하는 블록도는 많이 볼 수 있는데, AXI와 다른 인터페이스를 혼용하거나 하는 경우는 본 적이 없어서요. 혹시 버스 아키텍쳐를 설계하는 관점에서 참고할만한 자료가 있을까요?  AHB vs AXI4는 찾아보면 자료가 꽤 나오는 것 같은데, APB와 AXI4-Lite를 비교하는 자료는 별로 없네요.ㅠㅠ 감사합니다.

안녕하세요. 맛비님. 강의를 수강을 다 한 후 공부하면서 생긴 궁금증입니다. IP를 생성하여 ZYNQ를 불러와 clock을 100MHz로 설정하시는 것으로 이해하고 넘어갔는데, XDC파일에 있는 clock signal은 각각 무슨 역할을 하는 것인가요?  

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요 맛비님.설치 영상을 보면서 2022.2 버전 설치를 해봤습니다.그런데 vivado를 실행하는 것까지는 되는데 새로운 블록도를 만들기 위해서 ip를 올리기만 하면 vivado가 멈추면서 어떤 것도 할 수 없는 오류(?)가 발생하고 있습니다.(zynq 프로세서 ip를 올리니 vivado 화면이 멈춰서 작업 관리자에서 강제 종료 밖에 안되네요) 그래서 무슨 오류인지 몰라서 아예 다운 받았던 것들을 전부 지우고 새로 재설치를 해보고 싶습니다.그런데 제가 리눅스를 사용해보는 것이 처음 인지라 삭제를 하려면 어떤 것을 삭제 해야 하는지, 우분투도 삭제 해야 하는 건지, mobaxterm도 삭제 해야 되는 건지 모르겠더라고요. 허접한 질문이지만 혹시 삭제 과정도 알려주시면 감사하겠습니다ㅠ

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================간단한 질문입니다. 직접 설계(코드 작성)를 하고 그 파일을 실행하기 위해서는 어떻게 해야할까요?제가 vi practice.v로 설계를 하고 실행시키기위해 build파일을 복사하여 vi run에 붙여 넣은 뒤 xvlog ./practice.vxelab practice -debug wave -s practicexsim practice -R # do not check waveform위와 같이 수정을 하였습니다.그리고 ./run을 하니ERROR: [XSIM 43-3225] Cannot find design unit work.practice in library work located at xsim.dir/work.ERROR: Please check the snapshot name which is created during 'xelab',the current snapshot name "xsim.dir/practice/xsimk" does not exist이러한 매세지가 떴습니다. 무엇이 문제일까요?..

Failed to open handle xvlog.log , Failed to open handle xelab.log 라고 뜹니다.소스 코드도 추가 작성하였습니다.root로 들어가서 해봤을 경우 아래와같은 오류가 뜹니다.무엇이 문제일까요?.. 우선 vivado 실행을 할 경우는 잘 작동합니다. 하지만 ./build에서 오류가 뜨는 상황입니다.

안녕하세요. 질문이 있어서 글씁니다.  1번 : lwIP Echo Server 구현 - 1페이지에서 언급하는 (출처 : LwIP Applications For the ArtyEvaluation Board) 2번 : lwIP Echo Server 구현 - 6페이지에서 언급하는 DDR3를 사용하는 이유는 Xilinx에서 제공하는 lwip Echo Server Templates 코드에서 Microblaze Processor가 I-Cache,D-Cache를 사용하도록 설정되었기 때문입니다. (105페이지의 HW Design Block을 참고하세요) 3번 : lwIP Echo Server 구현 - 7 페이지에서 언급하는 (Memory Interface Generator에 관한 자세한 내용은 전자문서“Verilog를 이용한 FPGA 활용2 – DDR Controller” 에 자세히 나와 있으니 참고하시길 바랍니다.  위의 3가지 질문에 대한 자료는 어떤 자료를 말씀하시는 건가요?  

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// reset_n gen $display("Reset! [%d]", $time); # 100 reset_n <= 0; # 10 reset_n <= 1; # 10 @(posedge clk);tb_fsm_counter_test.v파일의47line인 "@(posedge clk);" 문장에 대한 질문입니다.왜 reset_n신호를 셋팅해주고 난다음에 "@(posedge clk);" 구문을 적어준 의미가 있을까요?? 해당 always문장에 아무내용도 없이 종료한 이유와 의미가 궁금합니다!.감사합니다

맛비님 안녕하세요! 열심히 verilog s1, fpga s1 수강하고 verilog s2까지 수강중인 학부생입니다.본 강의 관련 내용은 아니지만, 맛비님의 또다른 강의인 AI HW 강의에 대해 궁금한 점이 있어 질문드립니다. 저는 현재 전자공 학부 4학년으로 졸업작품으로 [Ai를 활용한 안전 운전 장치(졸음, 음주 감지)]를 준비중에 있는데요. 제가 구현하고자 하는 것은 간략하게 AI를 활용해서 운전자의 졸음을 감지하는 것입니다.이를 제가 가지고 있는 Zybo z7-10으로 구현해보고자 조사 중인데 이 동작을 FPGA에서 전부 구현할 수 있는지, FPGA로 HW가속기를 구현하여 AI 연산만을 수행하게 할 수 있는지 등 저 스스로 접근하는데에 어려움을 느껴 맛비님의 AI HW 강의가 이에 도움이 될 지 궁금하여 질문드립니다. 당연하게도 강의를 듣고 그 내용을 내 것으로 만들어서 저의 실력으로 활용하는 것은 제 몫이지만 아무래도 이 분야의 초급자인 제가 커리큘럼만을 보고 판단하는 것 이상으로 맛비님의 시선에서 봤을 때 적절할지가 더 의미있는 판단이 될 것 같기도 합니다.  AI HW가 뜨거운 주제이고 관심이 있는 만큼 이 강의를 여유가 있을 때 들을 생각이였지만 이번에 맡은 프로젝트를 위해 큰 도움이 되는 강의라면 이번 학기에 AI HW 강의까지 병행하여 열심히 공부해봐야겠네요. 항상 너무 질 좋은 강의 감사드리고 이 분야를 진로로 삼으려는 학생들에게 정말 좋은 기회가 되는 강의 만들어주셔서 감사드린다는 말 드리고 싶습니다!

안녕하세요 맛비님강의에 generate문에 대해 배우며 궁금한 점이 생겼습니다verilog에 generate for~ 문이 아닌 그냥 for문도 존재하고, 이를 통해 하드웨어가 합성된다고 알고 있는데요generate for~ 문과 그냥 for ~문을 사용했을 때 합성되는 하드웨어의 차이가 궁금합니다. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요. 맛비님.  시즌1에서 간단한 메모리 컨트롤러를 설계를 해보았는데 이 메모리 컨트롤러 설계가 메모리반도체에서 쓰이는 그 메모리컨트롤러 설계와 유사한 거라고 보면 될까요?? 감사합니다.

안녕하세요. vitis를 사용하는 데에 있어서 C언어를 사용하였는데, C#도 적용할 수 있나요? 가능하다면 C#을 바로 적용할 수 있는 것인가요?

안녕하세요 맛비님 강의 잘 보고 있습니다. 수강중 보드 관련 질문이 있어 질문드립니다.강의에서 보통 AXI4 lite interface로 PS와 PL을 연결해서 제어 및 동작 검증을 했는데, interface를 사용하지 않고 PS와 PL만 사용해서 회로를 구현해도 되나요? (동작 검증용으로) 또, 보드의 PS를 사용하지 않고 PL영역만 사용해서 회로 구현이 가능한가요?timing스펙을 맞추는게 중요하다고 하시고 critical path에 FF를 넣어서 slack을 줄이는 내용이 있었는데, slack이외에 비바도에서 확인 가능한 timing 분석 기능이 있나요?비바도에 timing simulation기능이 있는데 구글링을 해보니 툴 시뮬레이터가 이상해서 post implementation simulation은 결과에서 에러가 많이 난다?? 이런 말을 하는 사람들이 꽤 많아서 질문드립니다.=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. Verilog FPGA Program 2 (MicroBlaze, Arty A7-35T) 의 수업다료 링크로 접속하면 사이트가 없다고 뜨네요. 확인 부탁드립니다.

안녕하세요. 맛비님의 추천으로 xilinx workshop을 진행하고 있습니다. workshop을 진행하면서 겪었던 문제인데 해결을 하고자 하였는데 방법을 찾지 못하여 질문하게 되었습니다. 질문이 강의 내용이 아니기 때문에 염치를 불구하고 여쭙게 되었습니다. 그렇기에 강의 외의 질문이므로 해결해주시지 않으셔도 됩니다. 공부하면서 답답함에 질문을 드립니다. 나름 xdc파일에서 btn을 추가하였지만 되지 않았습니다. [Place 30-58] IO placement is infeasible. Number of unplaced IO Ports (1) is greater than number of available sites (0).The following are banks with available pins: IO Group: 0 with : SioStd: LVCMOS18 VCCO = 1.8 Termination: 0 TermDir: BiDi RangeId: 1 Drv: 12 has only 0 sites available on device, but needs 1 sites. Term: btn_tri_io[0] implementation을 하는 과정에서 위와 같은 Error가 발생하였습니다. workshop 과정은 advanced Embedded system에서 lab2과정이였습니다. 

안녕하세요 맛비님 섹션1의 "제공하는 실습파일 및 실행환경에 대해 알아보아요."를 진행하고 있습니다. 제공해주신 강의 자료 unzip 후 chpater_1의 파일에 들어가서 build를 진행하려고 하는데 permission denied가 뜹니다. build가 활성화가 안되어있는 건가요? 폴더는 위의 사진과 같이 되어 있습니다.

vivado 설치를 진행하고 있는데 모든 과정을 똑같이 했는데도 permission denied가 떠서 vivado 설치가 진행되지 않습니다.도움을 주시면 감사하겠습니다.